JP2015142009A - 半導体装置 - Google Patents
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Abstract
【課題】化学的・機械的に高い耐性をもつボンディングパッドとボンディングワイヤとの間において高い接合強度を得る。【解決手段】この半導体装置においては、樹脂層13、SiN層12を貫通し上側に配線層20を露出させるパッド開口部30が形成され、このパッド開口部30を覆ってボンディングパッド50が形成される。ボンディングパッド50は、下側から、Ti層51、Cu層52、Ni層53、Au層54が配された積層構造となっている。ボンディングワイヤ60の一端を圧着する際に、ボンディングパッド50には圧力が印加されるが、ボンディングパッド50をパッド開口部30の外側にも延伸させることによって、この圧力を配線層20と樹脂層13に分散させることができる【選択図】図1
Description
本発明は、ボンディングパッドを具備し、このボンディングパッドにボンディングワイヤが接続された構成を具備する半導体装置に関する。
通常の半導体装置においては、シリコン等からなる半導体基板(ウェハ)中にトランジスタ等の半導体素子が形成される。この半導体チップ中においては、アルミニウム等からなる配線層が形成され、この配線層が半導体チップ中において形成された半導体素子の各電極等と接続される。この半導体チップは、パッケージ内に実装されて使用されるが、この際には、パッケージ側に形成された端子と、半導体チップ中の配線層とを電気的に接続する必要がある。このために、通常は、半導体チップの最上層に金属で構成されたボンディングパッドが形成され、このボンディングパッドとパッケージの端子とが、ボンディングワイヤを介して接続される。また、パッケージ内では、この構造全体がモールド樹脂によって封止されている。
ボンディングパッドは、細いボンディングワイヤが接続しやすい形態とされ、例えば50μm角程度の矩形形状とされ、配線層と同様にアルミニウム等の金属で形成される。また、ボンディングワイヤは、通常数十μmφ程度の金やアルミニウムで構成された細線であり、この端部に超音波を印加する、あるいは更にこれを加熱した状態で、ボンディングパッドに対して加圧することによって、ボンディングワイヤの端部とボンディングパッドとの間の接続がなされる。パッケージ側に形成された端子とボンディングワイヤとの間の接続も同様に行われる。
この際、高い信頼性を得るためには、ボンディングワイヤとボンディングパッドとの間の接合強度を高くすることが重要である。このため、特許文献1には、ボンディングパッドとボンディングワイヤにおける材料の組み合わせを最適化し、更に、これらの間に特定組成の合金が形成されるようにこれらの接合を行うことによって、高い信頼性を得ることができることが記載されている。
この構成においては、ボンディングパッドの材料としては、アルミニウム(Al)と銅(Cu)の合金が用いられる。ボンディングワイヤの材料としては、Cuを主成分とする金属材料が用いられる。これらの接合時には、これらの間の接続部分に、CuAl2、CuAl、Cu9Al4、Cu3Al2等の合金層が形成されるような熱処理が施される。この場合、高い接合強度を得ることができ、特に高温保存時においても接合強度の劣化が生じることがないため、高い信頼性を得ることができる。
上記の通り、特許文献1に記載の技術によって、ボンディングワイヤとボンディングパッドとの間における接合の信頼性を高めることが可能である。しかしながら、一方で、ここで使用されるボンディングパッドを構成するAlは非常に酸化しやすい材料であるため、大気中でボンディング作業を加熱して行う場合には、最表面にAlの酸化層が形成されやすくなる。このため、大気中でボンディング作業を行うことによって上記の合金層を形成することは実際には困難であった。また、Alは酸・アルカリ等に対する耐性も低いため、ボンディング後の工程に支障をきたす場合も多かった。こうした問題は、特許文献1に記載の技術においては、ボンディングパッドを構成するAlが上記の化合物を生成しやすい一方で、Alは他の化合物(酸化物等)も生成しやすいということに起因する。
更に、ボンディングワイヤとボンディングパッドとの間の接合強度を高めた場合においても、こうしたAl合金を主成分とするボンディングパッド自身の機械的強度は低いために、ボンディングパッド自身にクラックが入ることがあった。
このため、特許文献1に記載の技術においては、ボンディングワイヤとボンディングパッドとの間に所望の化合物が形成されればこれらの間の接合強度は高くなるものの、実際にはこの接合を行うことは困難であった。また、この際に使用されるボンディングパッドの化学的・機械的な耐性が低くなった。
すなわち、化学的・機械的に高い耐性をもつボンディングパッドとボンディングワイヤとの間において高い接合強度を得ることは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板の上に形成された配線層の上に樹脂層が形成され、当該樹脂層を貫通し前記配線層に達するパッド開口部を介してボンディングパッドが前記配線層と接続され、前記ボンディングパッドにボンディングワイヤが接続された構造を具備する半導体装置であって、前記ボンディングワイヤは銅(Cu)又はCuを含む合金で構成され、前記ボンディングパッドは、Cuを主成分とする層を含み、かつ最上層が金(Au)を主成分とする層である多層構造とされ、平面視において、前記ボンディングパッドは前記パッド開口部を覆って形成され、前記ボンディングパッドの端部が前記パッド開口部から0.1〜10μmの距離とされたことを特徴とする。
本発明の半導体装置において、前記ボンディングパッドは、下側から、チタン(Ti)を主成分とする層、前記Cuを主成分とする層、ニッケル(Ni)を主成分とする層、前記Auを主成分とする層で構成されたことを特徴とする。
本発明の半導体装置において、前記Tiを主成分とする層と、前記Cuを主成分とする層の少なくとも一部と、はスパッタリング法又は蒸着法で形成され、前記Niを主成分とする層及び前記Auを主成分とする層はめっきで形成されたことを特徴とする。
本発明の半導体装置において、前記樹脂層はポリベンゾオキサゾール(PBO)で構成されたことを特徴とする。
本発明の半導体装置は、半導体基板の上に形成された配線層の上に樹脂層が形成され、当該樹脂層を貫通し前記配線層に達するパッド開口部を介してボンディングパッドが前記配線層と接続され、前記ボンディングパッドにボンディングワイヤが接続された構造を具備する半導体装置であって、前記ボンディングワイヤは銅(Cu)又はCuを含む合金で構成され、前記ボンディングパッドは、Cuを主成分とする層を含み、かつ最上層が金(Au)を主成分とする層である多層構造とされ、平面視において、前記ボンディングパッドは前記パッド開口部を覆って形成され、前記ボンディングパッドの端部が前記パッド開口部から0.1〜10μmの距離とされたことを特徴とする。
本発明の半導体装置において、前記ボンディングパッドは、下側から、チタン(Ti)を主成分とする層、前記Cuを主成分とする層、ニッケル(Ni)を主成分とする層、前記Auを主成分とする層で構成されたことを特徴とする。
本発明の半導体装置において、前記Tiを主成分とする層と、前記Cuを主成分とする層の少なくとも一部と、はスパッタリング法又は蒸着法で形成され、前記Niを主成分とする層及び前記Auを主成分とする層はめっきで形成されたことを特徴とする。
本発明の半導体装置において、前記樹脂層はポリベンゾオキサゾール(PBO)で構成されたことを特徴とする。
本発明は以上のように構成されているので、化学的・機械的に高い耐性をもつボンディングパッドとボンディングワイヤとの間において高い接合強度を得ることができる。
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においては、ボンディングパッド周囲の構造に特徴を有する。図1は、この構造を示す断面図である。ここでは、シリコン基板(半導体基板)10に形成されたパワー半導体素子(パワーMOSFET、IGBT等)の電極に接続された配線層20に接続されたボンディングパッド50を含む構造が示されている。
シリコン基板10の上には、層間絶縁層となるSiO2層11を介して、配線層20が形成されており、更にその上には、パシベーション層として機能するSiN層12が積層されている。配線層20は、SiO2層11の下側において形成された半導体素子の電極(例えば、ゲート電極、ソース電極等)に接続されている。SiN層12の上には、ボンディングパッド50との間の層間絶縁層となる厚い樹脂層13が積層されている。
ここで、配線層20は、通常の半導体デバイス内で使用される配線材料であるAl−Cu合金で構成され、その厚さは例えば2.6μm程度である。SiN層12は、例えば1.6μm、程度の厚さであり、配線層20及びその端部を覆って形成される。SiO2層11、配線層20、SiN層12は、いずれも、通常の半導体デバイス(チップ)中で用いられるものと同様である。
樹脂層13は、ボンディングワイヤの接合時やモールド樹脂で封止する際の熱工程に対して耐熱性のある樹脂材料として、例えばポリベンゾオキサゾール(PBO)で構成され、その厚さは、例えば7μm程度とSiN層12等よりも厚くされる。また、フォトレジストと同様の感光性の(露光された領域のみを現像液で局所的に除去する、あるいは露光されない領域のみを現像液で局所的に除去することが可能である)PBO樹脂を用いることもできる。
この半導体装置においては、樹脂層13、SiN層12を貫通し上側に配線層20を露出させるパッド開口部30が形成され、このパッド開口部30を覆ってボンディングパッド50が形成される。ボンディングパッド50は、下側から、チタン(Ti)を主成分とするTi層51、銅(Cu)を主成分とするCu層52、ニッケル(Ni)を主成分とするNi層53、金(Au)を主成分とするAu層54が配された積層構造となっている。この上に、ボンディングワイヤ60の一端が接続されており、ボンディングワイヤ60の他端(図示せず)は例えばパッケージの電極等に接続されている。Ti層51は配線層20や樹脂層13との間の接合強度を高めるために設けられるが、他の層と比べて導電性が低いため、その上のCu層52等と比べて薄く形成される。一方、Cuの導電性はAuやNiと比べても高いため、ボンディングパッド50の導電性は主にCu層52によってもたらされる。このため、図1に示されるように、パッド開口部30は主にCu層52で埋め込まれている。
ボンディングワイヤ60は、Cuを含む合金、例えばCuとAuの合金で構成される。また、Cuのみで構成することもできる。このため、ボンディングワイヤ60とボンディングパッド50の最上層であるAu層との接合部にはCuとAuの合金が形成され、これらの間の接合強度を高くすることができる。すなわち、Au層54は、ボンディングワイヤ60との間の接合強度を高めるために使用される。また、Auは酸化しにくい材料であり、加熱時においても酸化されることはない。このため、Au層54は、ボンディングパッド50における酸化防止層としても機能する。
また、ボンディングパッド50の最上層を構成するAuはAlと比べて機械的強度も高く、かつ酸・アルカリに対する耐性も高い。このため、ボンディングパッド50の化学的な耐性は高い。更に、Au層54の下側のNi層53、Cu層52におけるNi、Cuの機械的強度もAlよりも高い。このため、ボンディングパッド50の機械的強度は特許文献1に記載の構造におけるボンディングパッドよりも高くなる。
また、ボンディングパッド50において、TiとCuとの間でも合金が形成されるため、Ti層51と配線層20、Ti層51とCu層52の間の密着性も高くなる。また、CuとNiの間、NiとAuの間でも合金が形成されるため、Cu層52とNi層53、Ni層53とAu層54の間の密着性も高くなる。このため、積層構造をもつボンディングパッド50中における各層間の密着性も高い。
また、図1においては、ボンディングパッド50の端部をパッド開口部30から距離Dだけ離した箇所に設けている。これにより、ボンディングワイヤ60を接合する際に上側から印加される圧力を、配線層20と樹脂層13に分散させることができる。特に、樹脂層13はSiN層12等よりも柔らかい材料で厚く構成されるため、この圧力を充分吸収することができる。これによって、ボンディングパッド50にクラックが発生することを抑制することができる。
このため、図1の構造においては、ボンディングパッド50とボンディングワイヤ60との間において高い接合強度が得られると共に、ボンディングパッド50自身の化学的・機械的耐性を高めることができる。
図2(a)〜(g)は、図1の構造を製造する際の工程断面図である。ここでは、まず、下地として、図2(a)に示されるような構造をもつウェハが用いられる、この構造においては、例えばCVD法によって、配線層20の上に一様にパッシベーション層となるSiN層12が形成されている。
次に、図2(b)に示されるように、この上に樹脂層13を形成する。この際、例えば、液状のPBO樹脂材料を図2(a)の構造をもつウェハ上にスピン塗布した後で乾燥・加熱等(硬化処理)を行うことによって、図2(b)の構造を実現することができる。この際、その厚さもSiN層12等と比べて厚く、例えば7μm程度とすることができる。この場合には、図示されるように、下地(図2(a)の構造)の表面が平坦でなかった場合にも、樹脂層13の表面を平坦とすることができる。
次に、図2(c)に示されるように、樹脂層13、SiN層12を貫通し配線層20を露出させるパッド開口部30を形成する。このためには、パッド開口部30に対応した開口が設けられたフォトレジストパターンを樹脂層13の上に形成し、その後でドライエッチングを行いパッド開口部30に対応した領域の樹脂層13、SiN層を除去した後で、フォトレジストパターンを除去する。この際のドライエッチングにおいて、上層側の樹脂層13をエッチングする場合と、下層側のSiN層12をエッチングする場合の条件は異なるため、このドライエッチングは2段階で行われる。あるいは、樹脂層13として感光性のPBOを用いた場合には、露光・現像によって樹脂層13中に開口を設け、この状態で露出したSiN層12をドライエッチングで除去することによって、パッド開口部30を形成することもできる。なお、パッド開口部30を形成した後で樹脂層13の硬化処理を行ってもよい。
次に、図2(d)に示されるように、薄いTi層51をスパッタリング等によって全面に成膜する。Ti層51の厚さは、例えば200nm程度とすることができる。スパッタリング法等によれば、パッド開口部30の中においてもTi層51を形成することができる。
図2(e)に示されるように、引き続きCu層52もスパッタリング法によって成膜する。Cu層52は、ボンディングパッド50の電気抵抗を小さくするために、Ti層51よりも充分に厚く、例えば17μm程度とする。これによって、パッド開口部30内をCu層52で埋め込むことができる。なお、Ti層51の成膜(図2(d))、Cu層52の成膜(図2(e))は、実際には同一のスパッタリング装置で、スパッタリングターゲットを換えることによって、連続して成膜することができる。また、Cu層52を厚く形成し、パッド開口部30内をCu層52で埋め込むためには、最初にめっきの下地層となる程度にCu層を薄く形成してから、その後でCuめっきを行うことによって、厚いCu層52を得ることもできる。この場合、初めの薄いCu層のみをスパッタリング法で形成することができ、例えば、1.0〜2.0μmをスパッタリング法で形成した後に、残りをめっきで形成することができる。また、スパッタリング法の代わりに蒸着法によってTi層51、Cu層52の一部を連続して形成し、その後でCuめっきを行ってもよい。
次に、図2(f)に示されるように、Cu層52を下地層として、めっき(電解めっき、無電解めっき)によって、Ni層53、Au層54を連続して成膜する。Ni層53の厚さは3μm程度、Au層54の厚さはこれよりも薄い0.5μm程度とすることができる。
その後、図2(g)に示されるように、ボンディングパッド50(Au層54、Ni層53、Cu層52、Ti層51)の上にフォトレジストパターンを形成し、ボンディングパッド50における不要部分(図中の左右)をエッチング(ドライエッチング、ウェットエッチング)した後でフォトレジストパターンを除去することにより、図1の形態のボンディングパッド50が形成される。
その後、シリコン基板10側を加熱しながら超音波を印加してボンディングワイヤ60の一端をボンディングパッド50に圧着することによって、ボンディングワイヤ60とボンディングパッド50との間が接合される。ボンディングワイヤ60の一端を圧着する際に、ボンディングパッド50には圧力が印加されるが、ボンディングパッド50をパッド開口部30の外側にも延伸させることによって、この圧力を配線層20と樹脂層13に分散させることができる。
このため、図1におけるボンディングパッド50の端部とパッド開口部30との間の水平方向の距離Dは、平面上のどの方向においても0.1μm〜10μmの範囲とすることが好ましい。Dが0.1μm未満の場合には、上記の効果が不充分であり、10μmを超える場合には、ボンディングパッド50の面積が大きくなるために、チップサイズが大きくなり、低コスト化が困難である。
上記の構造においては、ボンディングパッド50が、上からAu層54、Ni層53、Cu層52、Ti層51とされた積層構造であるものとした。しかしながら、最上層をAu層とし、その下層側を他の構成とすることもできる。この場合においても、また、ボンディングワイヤ60としては、CuとAuの合金が用いられたが、Cuを含む他の合金を用いてもよい。また、各層の形成方法も、上記の構成を実現できる限りにおいて、任意である。
また、樹脂層13としてPBOが用いられたが、他の樹脂材料、例えばポリイミド等を用いることもできる。その形成方法についても、任意である。
10 シリコン基板(半導体基板)
11 SiO2層
12 SiN層
13 樹脂層
20 配線層
30 パッド開口部
50 ボンディングパッド
51 Ti層
52 Cu層
53 Ni層
54 Au層
60 ボンディングワイヤ
11 SiO2層
12 SiN層
13 樹脂層
20 配線層
30 パッド開口部
50 ボンディングパッド
51 Ti層
52 Cu層
53 Ni層
54 Au層
60 ボンディングワイヤ
Claims (4)
- 半導体基板の上に形成された配線層の上に樹脂層が形成され、当該樹脂層を貫通し前記配線層に達するパッド開口部を介してボンディングパッドが前記配線層と接続され、前記ボンディングパッドにボンディングワイヤが接続された構造を具備する半導体装置であって、
前記ボンディングワイヤは銅(Cu)又はCuを含む合金で構成され、
前記ボンディングパッドは、Cuを主成分とする層を含み、かつ最上層が金(Au)を主成分とする層である多層構造とされ、
平面視において、前記ボンディングパッドは前記パッド開口部を覆って形成され、前記ボンディングパッドの端部が前記パッド開口部から0.1〜10μmの距離とされたことを特徴とする半導体装置。 - 前記ボンディングパッドは、下側から、チタン(Ti)を主成分とする層、前記Cuを主成分とする層、ニッケル(Ni)を主成分とする層、前記Auを主成分とする層で構成されたことを特徴とする請求項1に記載の半導体装置。
- 前記Tiを主成分とする層と、前記Cuを主成分とする層の少なくとも一部と、はスパッタリング法又は蒸着法で形成され、前記Niを主成分とする層及び前記Auを主成分とする層はめっきで形成されたことを特徴とする請求項2に記載の半導体装置。
- 前記樹脂層はポリベンゾオキサゾール(PBO)で構成されたことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017191840A (ja) * | 2016-04-12 | 2017-10-19 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
JP2018006385A (ja) * | 2016-06-27 | 2018-01-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0878410A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Electric Corp | 配線接続部及びその製造方法 |
US20050048798A1 (en) * | 2003-09-02 | 2005-03-03 | Bojkov Christo P. | Method for chemical etch control of noble metals in the presence of less noble metals |
JP2007005808A (ja) * | 2005-06-24 | 2007-01-11 | Megic Corp | 線路デバイスの製造方法 |
JP2010171386A (ja) * | 2008-12-26 | 2010-08-05 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
2014
- 2014-01-29 JP JP2014014114A patent/JP2015142009A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0878410A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Electric Corp | 配線接続部及びその製造方法 |
US20050048798A1 (en) * | 2003-09-02 | 2005-03-03 | Bojkov Christo P. | Method for chemical etch control of noble metals in the presence of less noble metals |
JP2007005808A (ja) * | 2005-06-24 | 2007-01-11 | Megic Corp | 線路デバイスの製造方法 |
JP2010171386A (ja) * | 2008-12-26 | 2010-08-05 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017191840A (ja) * | 2016-04-12 | 2017-10-19 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
JP2018006385A (ja) * | 2016-06-27 | 2018-01-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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