JP2772606B2 - 集積半導体デバイス上にバンプ構造を形成する方法 - Google Patents

集積半導体デバイス上にバンプ構造を形成する方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は熱圧縮またはその他の方
法により半導体デバイスへ導線を結合させるための改良
されたバンプ構造およびその構造を製造する方法に関す
るものである。
【０００２】
【従来の技術】「可撓性担体を用いた半導体デバイスの
製造方法」と題した米国特許第3,689,991 号が発行され
た1972年より、導線の集積回路への接着が知られてい
る。この特許はテープ自動操作接着を主題としており、
ここでテープにより運ばれた一連の導線が、熱と圧力の
適用によって半導体デバイス上の小さく盛り上がった
「バンプ（bumps ）」に接着される。典型的に回路上に
形成された導線とバンプの両者は、金、はんだ、銅また
は他の金属もしくは合金から作られる。
【０００３】典型的な導線のバンプへの接着に関して従
来から続いている問題は、完全なジョイントを形成する
ために通常高温と著しい圧力が用いられるので、バンプ
の下の層にひびを生じる傾向があることである。そのひ
びは、空気と水分を、バンプの下にある非常に薄いアル
ミニウムメタライゼーション層に到達させる。次いでこ
れらの層は酸化して事実上消失し、前記バンプがそのデ
バイスから浮かび上がり、そのデバイスの有用性を破壊
する。
【０００４】上記問題が長い間知られており、その問題
を緩和するために様々な試みが為されている。例えば、
ＩＥＥＥ／ＣＨＭＴ′91のＩＥＭＴシンポジウムで発行
された６頁のジェームズ Ｄ．ハワードによる「Ｔａｂ
内部導線接着における不成功のメカニズムおよび設計と
信頼性との関係」と題された論文において、信頼性の問
題が論じられ、ひびの減少は様々な設計の研究により達
成できることが提案された。ひびの度合いはパッシベー
ションの重なり合いの度合いと相関性があるが、パッシ
ベーションの重なり合いの減少もそのパッシベーション
層の脆さをより低減させることも完全にはその問題を解
決しないことが指摘された。この重なり合いの度合いの
減少および脆くないパッシベーション層の使用並びにさ
らなる封印のための適切な有機ダイス被覆（organic di
e coating）の使用が機構的一体性および信頼性を向上
させることが示唆された。しかしながら、これらの方法
では問題点が実際には解決されないことが分かった。
【０００５】
【発明の構成】したがって、本発明は、表面、該表面上
の伝導性終端パッド、および前記表面を覆い、前記パッ
ドの縁と重なる保護パッシベーション層を有する集積半
導体デバイスであって、前記パッシベーション層が前記
パッドの寸法より小さな寸法の開口部を有することによ
り、前記開口部を通して前記パッドの一部分が露出して
おり、導線を回路に接続するための改良バンプ構造を有
し、該バンプ構造が、前記開口部の寸法より大きな寸法
の下側バンプ部分および前記開口部の寸法より小さな寸
法のステムを有する上側バンプ部分からなり、前記下側
バンプ部分が前記開口部の上に位置して該開口部の縁部
を超えて延び、前記パッシベーション層とともに前記パ
ッドを密封し、前記ステムが前記下側バンプ部分の上方
で、前記開口部のマージン内に前記ステムのマージンが
あるように前記開口部の上方に位置し、導線が下向きに
前記上側バンプ部分上に圧縮（圧着）された場合、前記
ステムを通して伝達された圧縮力が主に前記パッドに直
接加えられ、前記パッシベーション層にひびを生じさせ
ることのないことを特徴とするデバイスを提供する。
【０００６】上記デバイスを提供するため、本発明は、
表面、該表面上の伝導性終端パッド、および前記表面を
覆い、前記パッドの縁と重なる保護パッシベーション層
を有してなり、該パッシベーション層が前記パッドの寸
法より小さな寸法の開口部を有することにより、前記開
口部を通して前記パッドの一部分が露出した集積半導体
デバイス上にバンプ構造を形成する方法であって、前記
開口部をおおい前記開口部の縁部と重なり合って下側バ
ンプ部分を形成する伝導性金属の２層を付着させ、前記
下側バンプ部分の上に実質的により厚い金属層を付着さ
せて、前記開口部の上方で該開口部の縁部の内側に位置
し該開口部の寸法より小さな寸法の上側バンプ部分を形
成する各工程からなる方法を提供する。
【０００７】
【実施例】本発明のさらなる目的と利点を図面に示す実
施例に基づいて詳細に説明する。
【０００８】数多くの集積回路12を含むシリコン半導体
ウェーハ10を示す図１について最初に述べる。（ウェー
ハ10は直径が75から100 ｍｍである。）各集積回路12は
導線が取り付けられなければならない多数の回路終端部
（図示せず）を含有する。
【０００９】図２に示すように（従来技術である）、導
線取付部はウェーハ10の二酸化ケイ素基体17の表面16上
の薄いアルミニウムパッド14により形成される。薄いパ
ッド14が表面16上に付着された後に、回路の全表面（パ
ッド14を除く）が、回路を保護し、絶縁体として作用す
る薄いパッシベーション層18で、典型的にはガラスまた
はセラミック材料で覆われる。パッシベーション層18は
アルミニウムパッド14の縁と重なり、そのアルミニウム
パッド14が露出する開口部19を残す。その開口部19は、
パッド14の縁を封印するために常にパッド14の寸法より
小さい。（「寸法」という用語は、横の寸法を指す。）
次にチタニウムタングステン（ＴｉＷ）のバリヤー層
（barrier layer ）20をアルミニウムパッド14の上に施
し、次いで金バンプ22（他の適した金属および合金もま
た用いられる）をそのバリヤー層20の上に電気メッキす
る。その金バンプ22のステムはパッシベーション層18の
縁と重なるほど十分広い、すなわち金バンプ22のステム
は少なくともアルミニウムパッド14の寸法と同じぐらい
の寸法を有する。このことにより、アルミニウムパッド
14が完全に封印されることを確実にする。典型的にバン
プ22は、平面図で正方形であり、各辺が約100 ミクロン
の幅である。
【００１０】上述したように図２における難点は、導線
（点線により24で示す）が加熱接着チップ26（これも点
線で示す）によりバンプ22上に圧縮される際、バンプ22
のステムを通じて伝達される圧縮力がパッシベーション
層18にひびを生じさせる傾向にあることである。このこ
とは水分や酸素がアルミニウム層14に到達することを容
認し、そのアルミニウムを酸化および消失させる。
【００１１】次に、熱圧縮接着中のひびを生じる傾向を
減少させたバンプを製造する方法の第１段階を説明する
図３について述べる。この方法において、アルミニウム
パッド14を部分的に露出させながらパッシベーション層
18を施した後に、ウェーハ10をチャンバ中に配し、そこ
で露出したパッド14の表面はプラズマからの活性粒子で
衝撃されてそのアルミニウムから非常に薄い（サブミク
ロン）酸化物層が除去される。次いで、バリヤー材料
（ＴｉＷ）の非常に薄い層（下側の層）30（典型的に1,
500 オングストローム）をウェーハの全表面上にスパッ
タリングする。これは従来から行なわれていることであ
る。
【００１２】次に、同一のチャンバ中で、さらに金の薄
層（金の第１層）32（典型的に1,500 オングストロー
ム）を層30上にスパッタリングしてその層が酸化するの
を防ぐ。層32はまたウェーハ全体を覆う。これも、従来
からなされていることである。
【００１３】次にウェーハ10をフォトレジスト層34で被
覆し、次いでマスキングして光に暴露する。パッド14の
上方の区域のみを露出する。露出したフォトレジストを
次いで洗い流し、パッド14と同じ寸法で、パッド14に整
列しそのパッド14の上方に位置する開口部36を残す。こ
のことも従来から行なわれている。
【００１４】次に、ウェーハを金溶液中に配し、金をそ
の開口部36に電気メッキして金の層38（金の第２層）を
形成する。過去においては、層38は約25ミクロン厚で設
けられ、バンプ22を形成していた。（１ミクロン＝10-6
メートル＝10,000オングストローム）しかしながら本発
明においては、その層38は非常に薄いが、スパッタリン
グした層32よりは厚い。典型的に層38はスパッタリング
層32の約３倍の厚さ、すなわち典型的に約4,500 オング
ストローム厚である。これから、見て分かるように、層
38の部分は層32と共に最終金バンプの下側部分を形成す
る。
【００１５】次に、フォトレジスト層34を除去してウェ
ーハ全体を覆う金の薄い層32を残し、そして部分的に形
成された層38も残す。次いで、図４に示すように、新た
なフォトレジスト層40を施し、マスキングし、光に暴露
して、露出部分を除去し、残存するフォトレジスト層40
中に開口部42を残す。開口部42は、パッシベーション層
18の開口部19に亘って中心に位置し、開口部19の寸法と
等しいかやや小さな寸法である。それゆえ、開口部42の
マージンは完全に開口部19のマージン（縁部）内にあ
る。
【００１６】次に、ウェーハを再び金で電気メッキして
典型的に25ミクロン厚の上側金バンプ部分44を形成す
る。
【００１７】上側金バンプ部分44が形成された後、レジ
スト層40を除去し、次いでウェーハ上の金の層32をエッ
チング処理する。これは約1,500 オングストロームの金
をエッチングして除去することにより達成される。この
エッチングはまた、層38の露出マージンの厚さを4,500
オングストロームから3,000 オングストロームに減少さ
せ、上側金バンプ部分44の高さを1,500 オングストロー
ム減少させる。
【００１８】次に、ＴｉＷのバリヤー層30をエッチング
処理し（ＴｉＷ用のエッチング液は金を攻撃しない）、
図５に示すように最終バンプ50を残す。そこに示すよう
に、バンプ50はパッシベーション層18の開口部19の上方
に上側またはステム部分44を有し、このステム44はパッ
シベーション層のある部分とは重なり合わない。言い換
えれば、ステム44のマージンは完全に開口部19のマージ
ン（縁部）内にある。バンプ50はより大きな寸法（フォ
トレジスト層を超えて流れ出た電気メッキにより生じ
た）を有するトップキャップ52を有するが、このキャッ
プ52は以下に述べる理由により問題を生じない。また、
ステム44は完全に開口部19のマージン（縁部）内にあ
り、各層の形状はその下の層の形状に従う傾向にあるの
で、キャップ52のトップ53は実質的に平らである。
【００１９】バンプ50はまた、パッシベーション層18の
ある部分と重なり合い、アルミニウムパッド14が適切に
封印されることを確実にする下側の非常に薄い部分（第
２層）38を有する。
【００２０】導線がバンプ50に接着されるときに、下方
向への圧縮力がステム44を通じて直接アルミニウムパッ
ド14に加えられる。ステム44のマージンは開口部19のマ
ージン（縁部）内にあるので、パッシベーション層18の
重なりあった縁に加えられる圧縮力は非常に僅かであ
る。下側バンプ部分およびバリヤー層30の存在のため
に、ある力がパッシベーション層の重なりあった縁に加
えられるが、これらの層は非常に薄く、ほとんど力を伝
達しない。金は柔らかく小さい剪断強さを有するので、
下側バンプ部分のマージンにより伝達された力もまた小
さい。下側バンプ部分のマージンは厚さは1,000 と10,0
00オングストロームの間の範囲にあるが、できる限りほ
とんど力を伝達しないほどできるだけ薄いことが望まし
い。
【００２１】したがって、力はパッシベーション層18に
ほとんど伝達されないので、ひびの傾向が著しく減少す
る。主な圧縮力は、これらの力によく耐えることのでき
るアルミニウムパッド14に直接加えられる。同時に、下
側バンプ部分32、38とパッシベーション層18とが重なり
合うことにより、そのパッシベーション層18が適切に封
印されることを確実にする。
【００２２】加えて、トップ53が平らであるので、導線
24は、以前のようにバンプトップ表面がもり上がった縁
にのみ接着されるのではなく、バンプのトップ表面全体
に接着され易い。
【００２３】バンプ50を形成する好ましい方法を記載し
てきが、パッシベーション層と重なり合わない上側部分
またはステムと、パッシベーション層と一部重なり合っ
てそれを封印するが実質的な力をそのパッシベーション
層に伝達しない下側の非常に薄い部分とを有するバンプ
を形成する限り、他の方法も用いられることが理解され
よう。
【００２４】例えば、上述した方法のかわりに、上側バ
ンプ部分44は、図６に示すように金の層32上に開口部19
に亘って直接形成されてもよい。バンプ部分44のマージ
ンは前述のように、開口部19のマージン内にある。次い
で、金の層32がエッチング処理される前に、バンプ部分
44のマージンはアルミニウムパッド14（また上側バンプ
部分44）の縁に向って図６に参照番号60で示すようなフ
ォトレジストの小区域によりマスキングされる。次いで
金の層32がエッチング処理され、バンプ50′の下側部分
を形成し開口部19を封印する残部またはスカート32′を
とどめる。この第２の方法に関する困難は、達成するの
が困難である非常に正確な公差が要求されることであ
る。
【００２５】上述したように、例えばはんだ、銅または
その他の金属または合金等、どのような適当な材料も使
用できる。
【図面の簡単な説明】
【図１】各回路に作られる前の、従来の集積回路のアッ
センブリの平面図
【図２】典型的な従来のバンプ構造の断面図
【図３】製造工程途中の本発明のバンプ構造の断面図
【図４】さらなる製造工程の図３のバンプ構造の断面図
【図５】本発明による完成したバンプ構造の断面図
【図６】本発明による部分的に完成した別のバンプ構造
の断面図
【図７】完成後の図６のバンプ構造の断面図
【符号の説明】
12 集積半導体デバイス 14 伝導性終端パッド 16 表面 18 パッシベーション層 19 開口部 24 導線 30 バリヤー層（下側の層） 32 金の第１層 38 金の第２層 44 ステム 50 バンプ 53 トップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/321 H01L 21/60

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 表面、該表面上を水平方向に延在する伝
    導性終端パッド、および前記表面を覆い、前記パッドの
    縁と重なる保護パッシベーション層を有する集積半導体
    デバイスであって、前記パッシベーション層が縁部を有
    する開口部を備え、該開口部は前記縁部間で水平方向の
    寸法が前記パッドの水平方向の寸法より小さく、これに
    より前記開口部を通して前記パッドの一部が露出してい
    る集積半導体デバイス上にバンプ構造を形成する方法で
    あって、 前記開口部の縁部と重なるように前記開口部の上に下側
    バンプ部分を形成し、この際、該下側バンプ部分はその
    下にバリヤー材料からなる下側の層を備えるようにする
    とともに前記開口部の上に位置させ、かつこの下側バン
    プ部分には前記パッシベーション層と協働して前記パッ
    ドを密封すべく該開口部の縁部を超えて水平方向に延び
    る側部マージンを設け、前記下側の層の水平方向寸法は
    前記開口部の水平方向寸法より大きくし、 金のステムとトップを有する上部バンプ部分を形成し、
    この際に、該ステムは側部マージンを有するとともに前
    記開口部の水平方向寸法より小さい水平方向寸法とし、
    前記ステムはその側部マージンが完全に前記開口部の縁
    部の内側にあるようにして前記下側バンプ部分および前
    記開口部の上方に位置させ、該ステムの厚みは前記下側
    バンプ部分の厚みより大きくなるようにしてなる方法に
    おいて、 前記下側バンプ部分は前記バリヤー材料からなる下側の
    層の上にこの下側の層上を延在する金の第１層を付着さ
    せ、次にこの第１層の上に該第１層より厚みの大きい金
    の第２層を付着させることにより形成し、 次に、該第２層の上に前記ステムを形成し、露出した全
    ての金の層をエッチング処理して、前記第２層で覆われ
    ていない第１層の部分と第２層の一部を除去し、導線が
    下向きに前記上側バンプ部分のトップに向かって圧着さ
    れる際、前記ステムを通して伝達されるその圧縮力は、
    前記下側バンプ部分を介して主に、前記ステムの下方に
    ある前記パッドの前記露出した一部に直接加えられて前
    記パッシベーション層にひびを生じることがなく、前記
    下側バンプ部分の前記側部マージンが、前記開口部の縁
    部を超えて水平方向に延在する保護密封スカートを構成
    し、前記パッドが密封されることを特徴とする方法。
  2. 【請求項２】 前記ステムの側部マージンを超えて延在
    する前記金の第１層および第２層の側部マージンが0.1
    μm(1,000オングストローム)から1μm(10,000オングス
    トローム)の範囲の厚さを有することを特徴とする請求
    項１記載の方法。
  3. 【請求項３】 前記ステムの側部マージンを超えて延在
    する前記金の第１層および第２層の側部マージンが0.45
    μmの厚さを有することを特徴とする請求項２記載の方
    法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07231015A (ja) * 1994-02-17 1995-08-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR970053198A (ko) * 1995-12-30 1997-07-29 구자홍 반도체소자의 본딩장치 및 그 제조방법
US5760479A (en) * 1996-02-29 1998-06-02 Texas Instruments Incorporated Flip-chip die attachment for a high temperature die to substrate bond
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
EP1472730A4 (en) * 2002-01-16 2010-04-14 Mann Alfred E Found Scient Res HOUSING FOR ELECTRONIC CIRCUITS WITH REDUCED SIZE
US7541275B2 (en) * 2004-04-21 2009-06-02 Texas Instruments Incorporated Method for manufacturing an interconnect
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
CN101038441B (zh) * 2006-03-14 2010-09-08 南茂科技股份有限公司 凸块制程

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3689991A (en) * 1968-03-01 1972-09-12 Gen Electric A method of manufacturing a semiconductor device utilizing a flexible carrier
DE2028819C3 (de) * 1970-06-11 1980-05-29 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen eines Metallkontakts mit einer Kontakthöhe > 10 µ m
JPS5421165A (en) * 1977-07-18 1979-02-17 Nec Corp Semiconductor device
US4258382A (en) * 1978-07-03 1981-03-24 National Semiconductor Corporation Expanded pad structure
EP0068091B1 (en) * 1981-06-30 1988-08-10 International Business Machines Corporation Method for connecting a semiconductor chip to a substrate and such connection
JPS6149819A (ja) * 1984-08-20 1986-03-11 Shokichi Hayashi 金型のガス抜き装置
JPH0194641A (ja) * 1987-10-05 1989-04-13 Nec Corp 半導体装置
JPH0233929A (ja) * 1988-07-23 1990-02-05 Nec Corp 半導体装置
JPH03198342A (ja) * 1989-12-26 1991-08-29 Nec Corp 半導体装置の製造方法
JPH047839A (ja) * 1990-04-25 1992-01-13 Seiko Epson Corp 集積回路の製造方法
EP0540519B1 (en) * 1990-06-22 1996-03-20 International Business Machines Corporation Method for making a thermal compression bond
JPH04180231A (ja) * 1990-11-15 1992-06-26 Fuji Electric Co Ltd 微細バンプ電極を有する半導体装置の製造方法

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EP0554019A1 (en) 1993-08-04
EP0554019B1 (en) 1998-09-30
ATE171814T1 (de) 1998-10-15
DE69321265D1 (de) 1998-11-05

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