JPH0244145B2 - - Google Patents
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- JPH0244145B2 JPH0244145B2 JP58251594A JP25159483A JPH0244145B2 JP H0244145 B2 JPH0244145 B2 JP H0244145B2 JP 58251594 A JP58251594 A JP 58251594A JP 25159483 A JP25159483 A JP 25159483A JP H0244145 B2 JPH0244145 B2 JP H0244145B2
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- 238000000034 method Methods 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007730 finishing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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-
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関するもの
であり、特に外部接続のための突起電極（バン
プ）の作製方法に改良に関する。
であり、特に外部接続のための突起電極（バン
プ）の作製方法に改良に関する。
半導体素子を、外部接続するための方法とし
て、ワイヤーボンデイング法・インナーリードボ
ンデイング法・フリツプチツプボンデイング法等
があるが、ボンデイング工程の経済性・信頼性か
ら、近年、半導体素子上にバンプを形成し、イン
ナーリードボンデイング法あるいは、フリツプチ
ツプボンデイング法等により外部接続する方法が
注目されている。
て、ワイヤーボンデイング法・インナーリードボ
ンデイング法・フリツプチツプボンデイング法等
があるが、ボンデイング工程の経済性・信頼性か
ら、近年、半導体素子上にバンプを形成し、イン
ナーリードボンデイング法あるいは、フリツプチ
ツプボンデイング法等により外部接続する方法が
注目されている。
第１図ａ〜ｄは従来の方法によつてバンプを形
成する工程の概略の一例を示す工程順の断面図で
ある。
成する工程の概略の一例を示す工程順の断面図で
ある。
第１図ａは、バンプ形成前の半導体素子の断面
を示す。第１図ａにおいて、半導体基板１上に絶
縁膜層２が形成され、絶縁膜上に導電性の金属の
蒸着等によりパツド３を形成する。４は、パツド
３及び半導体基板上の半導体素子を保護する絶縁
保護膜、５はパツド３上の所要部分に形成される
後述のバンプを形成するために絶縁保護膜に開け
られた孔を示す。
を示す。第１図ａにおいて、半導体基板１上に絶
縁膜層２が形成され、絶縁膜上に導電性の金属の
蒸着等によりパツド３を形成する。４は、パツド
３及び半導体基板上の半導体素子を保護する絶縁
保護膜、５はパツド３上の所要部分に形成される
後述のバンプを形成するために絶縁保護膜に開け
られた孔を示す。
第１図ｂは、バンプの形成工程を示す。第１図
ｂにおいて、６は絶縁保護膜の孔５の上を含む絶
縁保護膜全面に蒸着等により形成される導電体膜
層で、パツド３を形成する例えば、アルミニウム
金属と密着性がよい金属膜、例えば、クロム等を
示す。７は、導電体膜６の上に形成されるもの
で、導電体膜６が酸化され易い場合、この酸化防
止膜とすること。また、形成されるバンプ金属と
の密着性が高めること等を目的とす導電体膜、例
えば、金等を示す。さらに、８は、バンプ９を導
電体膜７上に、めつき法により形成するため孔５
以外の全面を被覆するホトレジスト膜を示す。９
は、孔５上に形成された金バンプを示す。
ｂにおいて、６は絶縁保護膜の孔５の上を含む絶
縁保護膜全面に蒸着等により形成される導電体膜
層で、パツド３を形成する例えば、アルミニウム
金属と密着性がよい金属膜、例えば、クロム等を
示す。７は、導電体膜６の上に形成されるもの
で、導電体膜６が酸化され易い場合、この酸化防
止膜とすること。また、形成されるバンプ金属と
の密着性が高めること等を目的とす導電体膜、例
えば、金等を示す。さらに、８は、バンプ９を導
電体膜７上に、めつき法により形成するため孔５
以外の全面を被覆するホトレジスト膜を示す。９
は、孔５上に形成された金バンプを示す。
第１図ｃは、バンプ形成の最終工程を示す。ホ
トレジスト膜８を除去し、バンプ周辺以外等不要
の導電体膜６及び７をエツチング除去するため、
バンプ等必要部分を被覆するためのホトレジスト
膜１０が形成される。
トレジスト膜８を除去し、バンプ周辺以外等不要
の導電体膜６及び７をエツチング除去するため、
バンプ等必要部分を被覆するためのホトレジスト
膜１０が形成される。
第１図ｄは、バンプの仕上りを示す。ホトレジ
スト１０を除去し、バンプ形成工程を完了する。
スト１０を除去し、バンプ形成工程を完了する。
しかしながら、上述した従来の方法では、第１
図ｄに示した如く、導電体膜６が導電体膜７をマ
スクとしてエツチングされるため、結果的に導電
体膜６が導電体膜７に比べサイドエツチングされ
た形となる。この結果、その直下の導電体膜６
が、サイドエツチングにより除去された、導電体
膜７の端部が剥離し、その後離脱し、この剥離導
電膜がバンプ間等電気的短絡を引き起こす重大な
欠陥を引き起こす。
図ｄに示した如く、導電体膜６が導電体膜７をマ
スクとしてエツチングされるため、結果的に導電
体膜６が導電体膜７に比べサイドエツチングされ
た形となる。この結果、その直下の導電体膜６
が、サイドエツチングにより除去された、導電体
膜７の端部が剥離し、その後離脱し、この剥離導
電膜がバンプ間等電気的短絡を引き起こす重大な
欠陥を引き起こす。
本発明は、半導体基板上に相接し形成した２層
以上の導電体膜層の所定部分周辺以外のエツチン
グ除去の際、形成された任意の形を有する導電体
膜の曲線を含む端辺すべての部分に対し、半導体
基板側の導電体膜に比較し、この導電体膜に相接
し上層に形成された導電体膜の曲線を含む端辺が
すべて内側に存在するよう形成することにより、
従来の方法の欠陥を解消することを目的とする。
以上の導電体膜層の所定部分周辺以外のエツチン
グ除去の際、形成された任意の形を有する導電体
膜の曲線を含む端辺すべての部分に対し、半導体
基板側の導電体膜に比較し、この導電体膜に相接
し上層に形成された導電体膜の曲線を含む端辺が
すべて内側に存在するよう形成することにより、
従来の方法の欠陥を解消することを目的とする。
以下、本発明の製造方法の工程順の断面図を第
２図ａ〜ｄに示し本発明を詳細に説明する。なお
第３図は本発明により作られたバンプの平面図で
ある。
２図ａ〜ｄに示し本発明を詳細に説明する。なお
第３図は本発明により作られたバンプの平面図で
ある。
第２図ａは、バンプ形成工程を示す。半導体基
板１上に、絶縁膜層２が形成され絶縁膜上に導電
性の金属の蒸着等により、パツド３を形成する。
さらに、絶縁保護膜４を形成後、パツド３上の所
要部分に形成される後述のバンプ９を形成するた
めに、絶縁保護膜に孔５を開ける。絶縁保護膜の
孔を含む絶縁保護膜全面に、パツド金属との密着
性の良好な導電体膜６を蒸着等で形成し、さらに
導電体膜６の上に、バンプ形成金属と密着性を高
める等の目的で導電体膜７を形成する。この後、
ホトレジスト膜を用い導電体膜７上に、めつき法
によりバンプ９を形成する。
板１上に、絶縁膜層２が形成され絶縁膜上に導電
性の金属の蒸着等により、パツド３を形成する。
さらに、絶縁保護膜４を形成後、パツド３上の所
要部分に形成される後述のバンプ９を形成するた
めに、絶縁保護膜に孔５を開ける。絶縁保護膜の
孔を含む絶縁保護膜全面に、パツド金属との密着
性の良好な導電体膜６を蒸着等で形成し、さらに
導電体膜６の上に、バンプ形成金属と密着性を高
める等の目的で導電体膜７を形成する。この後、
ホトレジスト膜を用い導電体膜７上に、めつき法
によりバンプ９を形成する。
第２図ｂは、バンプ形成の最終工程を示す。１
０は、バンプ周辺以外等の不要の導電体膜６、及
び７をエツチング除去するため、バンプ等必要部
分を被覆するためのホトレジストを示す。ホトレ
ジスト１０をマスクとして、導電体膜７のバンプ
周辺以外等の不要部分をエツチング除去する。こ
の後、ホトレジスト１０を融点以上に加熱、リフ
ローさせて導電体膜６にレジストを密着せしめる
と共に、被覆面積を増加させる。
０は、バンプ周辺以外等の不要の導電体膜６、及
び７をエツチング除去するため、バンプ等必要部
分を被覆するためのホトレジストを示す。ホトレ
ジスト１０をマスクとして、導電体膜７のバンプ
周辺以外等の不要部分をエツチング除去する。こ
の後、ホトレジスト１０を融点以上に加熱、リフ
ローさせて導電体膜６にレジストを密着せしめる
と共に、被覆面積を増加させる。
第２図ｃに、ホトレジスト１０を、リフローさ
せた後の断面図を示す。ホトレジスト１０をマス
クとして、金属膜６のバンプ周辺以外等の不要部
分をエツチング除去する。
せた後の断面図を示す。ホトレジスト１０をマス
クとして、金属膜６のバンプ周辺以外等の不要部
分をエツチング除去する。
第２図ｄは、バンプの仕上りを示す。ホトレジ
スト１０を除去し、バンプ形成工程を完了する。
スト１０を除去し、バンプ形成工程を完了する。
第３図は、本発明によつて作られたバンプの平
面図である。
面図である。
第２図ｄ及び第３図のバンプ仕上り工程に於
て、絶縁保護膜に最近接している導電体膜６より
導電体膜６の上層に接して形成されている任意の
形を有する導電体膜７の端部が内側に存在するよ
う形成することにより、従来の方法の重大欠点で
ある上層金属膜の剥離を解消することができる。
て、絶縁保護膜に最近接している導電体膜６より
導電体膜６の上層に接して形成されている任意の
形を有する導電体膜７の端部が内側に存在するよ
う形成することにより、従来の方法の重大欠点で
ある上層金属膜の剥離を解消することができる。
もちろん、本発明による製造方法は、上記実施
例のみに限定されるものではなく、バンプを形成
するしない如何に関係なく半導体素子上に形成す
る２層以上の所定の面積を有する相接した導電体
膜層のうち、上層膜の剥離防止に対して、適用で
きることは明らかである。
例のみに限定されるものではなく、バンプを形成
するしない如何に関係なく半導体素子上に形成す
る２層以上の所定の面積を有する相接した導電体
膜層のうち、上層膜の剥離防止に対して、適用で
きることは明らかである。
以上述べたように、本発明は、わずかな工程を
追加することにより、従つて、製造コストの大幅
な上昇もなく実施可能である。また、特に、バン
プ工程への実施実績から、剥離による不良率を確
実に０％とすることが可能である。よつて、従来
の方法に比べ実用性が高くすぐれている。
追加することにより、従つて、製造コストの大幅
な上昇もなく実施可能である。また、特に、バン
プ工程への実施実績から、剥離による不良率を確
実に０％とすることが可能である。よつて、従来
の方法に比べ実用性が高くすぐれている。
第１図ａ〜ｄは、従来の方法によつて、バンプ
を形成する工程の概略の一例を示す工程順の断面
図で、第１図ａは、バンプ形成前の半導体素子の
断面図を第１図ｂは、バンプの形成工程の断面図
を、第１図ｃは、バンプ形成の最終工程の断面図
を、第１図ｄは、バンプの仕上りの断面図を示
す。第２図ａ〜ｄは、本発明の製造方法を示す工
程順の断面図で、第２図ａはバンプ形成工程の断
面図を、第２図ｂ及び第２図ｃは、バンプ形成の
最終工程の断面図を、第２図ｄは、バンプの仕上
りの断面図を示す。第３図は、本発明の製造方法
によつてつくられるバンプ平面図である。 １……半導体基板、２……絶縁膜層、３……パ
ツド、４……絶縁保護膜、５……絶縁保護膜の
孔、６……金属膜、７……金属膜、８……ホトレ
ジスト、９……バンプ、１０……ホトレジスト。
を形成する工程の概略の一例を示す工程順の断面
図で、第１図ａは、バンプ形成前の半導体素子の
断面図を第１図ｂは、バンプの形成工程の断面図
を、第１図ｃは、バンプ形成の最終工程の断面図
を、第１図ｄは、バンプの仕上りの断面図を示
す。第２図ａ〜ｄは、本発明の製造方法を示す工
程順の断面図で、第２図ａはバンプ形成工程の断
面図を、第２図ｂ及び第２図ｃは、バンプ形成の
最終工程の断面図を、第２図ｄは、バンプの仕上
りの断面図を示す。第３図は、本発明の製造方法
によつてつくられるバンプ平面図である。 １……半導体基板、２……絶縁膜層、３……パ
ツド、４……絶縁保護膜、５……絶縁保護膜の
孔、６……金属膜、７……金属膜、８……ホトレ
ジスト、９……バンプ、１０……ホトレジスト。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成されたパツド電極上に第
一の導電体膜層を形成する工程と、前記第一の導
電体膜層上に第二の導電体膜層を形成する工程
と、前記第二の導電体膜層上にバンプを形成する
工程と、前記バンプをレジストで被覆する工程
と、前記レジストをマスクとして前記第二の導電
体膜をエツチングする工程と、前記レジストを融
点以上に加熱してリフローさせる工程と、前記リ
フローしたレジストをマスクとして前記第一の導
電体膜層をエツチングする工程とから成る半導体
装置の製造方法。 ２ 前記第一の導電体膜層は前記パツド電極と密
着性の良い導電体膜層であり、前記第二の導電体
層は前記バンプと密着性の良い導電体膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251594A JPS60140737A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251594A JPS60140737A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140737A JPS60140737A (ja) | 1985-07-25 |
| JPH0244145B2 true JPH0244145B2 (ja) | 1990-10-02 |
Family
ID=17225136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251594A Granted JPS60140737A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140737A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633586B2 (ja) * | 1987-10-21 | 1997-07-23 | 株式会社東芝 | バンプ構造を有する半導体装置 |
| JPH04359518A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置の製造方法 |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131766A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Semiconductor device electrode structural body and production of the same |
| JPS57198647A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device and manufacture therefor |
-
1983
- 1983-12-27 JP JP58251594A patent/JPS60140737A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131766A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Semiconductor device electrode structural body and production of the same |
| JPS57198647A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device and manufacture therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140737A (ja) | 1985-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |