JPS60140737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60140737A JPS60140737A JP58251594A JP25159483A JPS60140737A JP S60140737 A JPS60140737 A JP S60140737A JP 58251594 A JP58251594 A JP 58251594A JP 25159483 A JP25159483 A JP 25159483A JP S60140737 A JPS60140737 A JP S60140737A
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- JP
- Japan
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- bump
- film
- pad
- conductive film
- semiconductor substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/11—Manufacturing methods
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関するものであり、
特に外部接続のための突起電極（バンプ）の作製方法の
改良に関する。
特に外部接続のための突起電極（バンプ）の作製方法の
改良に関する。
半導体素子を、外部接続するための方法として、ワイヤ
ーボンディング法・インナーリードボンディング法Ｏフ
リップチップボンディング法等があるが、ボンディング
工程の経済性・信頼性から、近年、半導体素子上にバン
プを形成し、インナーリードボンディング法あるいは、
フリップチップボンディング法等により外部接続する方
法が注目されている。
ーボンディング法・インナーリードボンディング法Ｏフ
リップチップボンディング法等があるが、ボンディング
工程の経済性・信頼性から、近年、半導体素子上にバン
プを形成し、インナーリードボンディング法あるいは、
フリップチップボンディング法等により外部接続する方
法が注目されている。
第１図（ａ）〜（ｄ）は従来の方法によってバンプ金形
成する工程の概略の一例を示す工程順の断面図である。
成する工程の概略の一例を示す工程順の断面図である。
第１図（ａ）は、バンプ形成前の半導体素子の断面を示
す。第１図（ａ）において、半導体基板１上に絶縁膜層
２が形成され、絶縁膜上に導電性の金属の蒸着等により
パッド３を形成する。４は、パッド３及び半導体基板上
の半導体素子を保護する絶縁保護膜、５はパッド３上の
所要部分に形成される後述のバンプを形成するために絶
縁保護膜に開けらｎた孔を示す。
す。第１図（ａ）において、半導体基板１上に絶縁膜層
２が形成され、絶縁膜上に導電性の金属の蒸着等により
パッド３を形成する。４は、パッド３及び半導体基板上
の半導体素子を保護する絶縁保護膜、５はパッド３上の
所要部分に形成される後述のバンプを形成するために絶
縁保護膜に開けらｎた孔を示す。
第１図（ｂ）は、バンプの形成工程を示す。第１図（ｂ
） において、６は絶縁保護膜の孔５の上を含む絶縁保
股膜全面に蒸着等により形成さ扛る導電体膜層で、パッ
ド３を形成する例えば、アルミニウム金属と密着性がよ
い金属膜、例えば、クロム等を示す。７は、導電体膜６
の上に形成さｎるもので、導電体膜６が酸化さ扛易い場
合、この酸化防止膜とすること。また、形成されるバン
プ金属との密着性を高めること等を目的とする導電体膜
、例えば、金等を示す。さらに、８は、バンプ９を導電
体膜７上に、めっき法により形成するため孔５以外の全
面を被覆するホトレジスト膜を示す。９は、孔５上に形
成された金バンプ宿示す。
） において、６は絶縁保護膜の孔５の上を含む絶縁保
股膜全面に蒸着等により形成さ扛る導電体膜層で、パッ
ド３を形成する例えば、アルミニウム金属と密着性がよ
い金属膜、例えば、クロム等を示す。７は、導電体膜６
の上に形成さｎるもので、導電体膜６が酸化さ扛易い場
合、この酸化防止膜とすること。また、形成されるバン
プ金属との密着性を高めること等を目的とする導電体膜
、例えば、金等を示す。さらに、８は、バンプ９を導電
体膜７上に、めっき法により形成するため孔５以外の全
面を被覆するホトレジスト膜を示す。９は、孔５上に形
成された金バンプ宿示す。
第１図（Ｃ）は、バンプ形成の最終工程を示す。ホトレ
ジスト膜８を除去し、バンプ周辺以外等不妾の導電体膜
６及び７１１−エツチング除去するため、バンプ等必要
部分全被覆するためのホトレジスト膜１０が形成さｎる
。
ジスト膜８を除去し、バンプ周辺以外等不妾の導電体膜
６及び７１１−エツチング除去するため、バンプ等必要
部分全被覆するためのホトレジスト膜１０が形成さｎる
。
第１図（ｄ）は、バンプの仕上ｖ會示す。ホトレジスト
１０を除去し、パンク形成工程を完了する。
１０を除去し、パンク形成工程を完了する。
しかしながら、上述した従来の方法では、第１図（ｄ）
に示した如く、導電体膜６が導電体膜７をマスクとして
エツチングされるため、結果的に導電体膜６が４ＴＬ体
膜７に比ベサイドエッチングさ九た形となる。この結果
、その直下の導電体膜６が、サイドエツチングにより除
去さｎた、導電体膜７の端部が剥離し、その後離脱し、
この剥離導電膜がバンブ間等電気的短絡音引き起こす重
大な欠陥を引き起こす。
に示した如く、導電体膜６が導電体膜７をマスクとして
エツチングされるため、結果的に導電体膜６が４ＴＬ体
膜７に比ベサイドエッチングさ九た形となる。この結果
、その直下の導電体膜６が、サイドエツチングにより除
去さｎた、導電体膜７の端部が剥離し、その後離脱し、
この剥離導電膜がバンブ間等電気的短絡音引き起こす重
大な欠陥を引き起こす。
本発明は、半導体基板上に相接し形成した２層以上の導
電体膜層の所定部分周辺以外のエツチング除去の際、形
成さｔた任意の形を有する導電体膜の曲線を含む端辺す
べての部分に対し、半導体基板側の導電体膜に比較し、
この導電体膜に相接し上層に形成された導電体膜の曲線
を含む端辺がすべて内側に存在するよう形成することに
より１、従来の方法の欠陥を解消することを目的とする
。
電体膜層の所定部分周辺以外のエツチング除去の際、形
成さｔた任意の形を有する導電体膜の曲線を含む端辺す
べての部分に対し、半導体基板側の導電体膜に比較し、
この導電体膜に相接し上層に形成された導電体膜の曲線
を含む端辺がすべて内側に存在するよう形成することに
より１、従来の方法の欠陥を解消することを目的とする
。
以下、本発明の製造方法の工程順の断面図を第２図（ａ
）〜（ｄ）に示し本発明の詳細な説明する。なお第３図
は本発明により作らｎたバンプの平面図である。
）〜（ｄ）に示し本発明の詳細な説明する。なお第３図
は本発明により作らｎたバンプの平面図である。
第２図（ａ）は、バンプ形成工程を示す。半導体基板１
上に、絶縁ｍ層２が形成さ詐絶縁膜上に導電性の金属の
蒸着等により、パッド３を形成する。
上に、絶縁ｍ層２が形成さ詐絶縁膜上に導電性の金属の
蒸着等により、パッド３を形成する。
さらに、絶縁保護膜４全形成後、パッド３上の所要部分
に形成される後述のバンプ９を形成するために、絶縁保
＠膜に孔５を開ける。絶縁保護膜の孔を含む絶縁保＠膜
全面に、パッド金属との密着性の良好な導電体膜６を蒸
着等で形成し、さらに導電体Ｍ６の上に、バンプ形成金
属と密着性を高める等の目的で導電体膜７を形成する。
に形成される後述のバンプ９を形成するために、絶縁保
＠膜に孔５を開ける。絶縁保護膜の孔を含む絶縁保＠膜
全面に、パッド金属との密着性の良好な導電体膜６を蒸
着等で形成し、さらに導電体Ｍ６の上に、バンプ形成金
属と密着性を高める等の目的で導電体膜７を形成する。
この後、ホトレジスト膜を用い導電体膜７上に、めっき
法によシバンプ９を形成する。
法によシバンプ９を形成する。
第２図（１））は、バンプ形成の最終工程を示す。
１０に、７７１周辺以外等の不要の導電体膜６、及び７
をエツチング除去するため、バンブ等必要部分全被覆す
るためのホトレジスト膜示す。ホトレジスト１０をマス
クとして、導電体膜７のバンプ周辺以外等の不要部分を
エツチング除去する。
をエツチング除去するため、バンブ等必要部分全被覆す
るためのホトレジスト膜示す。ホトレジスト１０をマス
クとして、導電体膜７のバンプ周辺以外等の不要部分を
エツチング除去する。
この後、ホトレジスト１０を融点以上に加熱、リフロー
させて導電体膜６にレジスト’に密着せしめると共に、
被覆面積を増加させる。
させて導電体膜６にレジスト’に密着せしめると共に、
被覆面積を増加させる。
落２図（Ｃ）に、ホトレジスト１０會、リフローさせた
後の断面図を示す。ホトレジスト１０をマスクとして、
金属膜６のバンプ周辺以外等の不要部分全エツチング除
去する。
後の断面図を示す。ホトレジスト１０をマスクとして、
金属膜６のバンプ周辺以外等の不要部分全エツチング除
去する。
第２図（ｄ）は、バンプの仕上シ全示す。ホトレジスト
１０を除去し、バンプ形成工程を完了する。
１０を除去し、バンプ形成工程を完了する。
第３図は、本発明によって作られたバンプの平面図であ
る。
る。
第２図（ｄ、）及び第６図のバンブ仕上り工程に於て、
絶縁保護膜に最近接している導電体膜６より導電体膜６
の上層に接して形成さ詐ている任意の形を有する導電体
膜７の端部が内側に存在するよう形成することにより、
従来の方法の重大欠点である上層金属膜の剥１１！１解
消することができる。
絶縁保護膜に最近接している導電体膜６より導電体膜６
の上層に接して形成さ詐ている任意の形を有する導電体
膜７の端部が内側に存在するよう形成することにより、
従来の方法の重大欠点である上層金属膜の剥１１！１解
消することができる。
もちろん、本発明による製造方法は、上記実施例のみに
限定されるものではなく、バンプを形成するしない如何
に関係なく半導体素子上に形成する２＠以上の所定の面
積ヲ有する相接した導電体膜層のうち、上ｒ′ｆｊ膜の
剥離防止に対して、適用できることは明らかである。
限定されるものではなく、バンプを形成するしない如何
に関係なく半導体素子上に形成する２＠以上の所定の面
積ヲ有する相接した導電体膜層のうち、上ｒ′ｆｊ膜の
剥離防止に対して、適用できることは明らかである。
以上述べたように、本発明は、わずかな工程を追加する
ことにより、従って、製造コストの大幅な上昇もなく笑
施可能である。また、特に、バンプ工程への実施実績か
ら、剥離による不良率を確実に０％とすることが可能で
ある。よって、従来の方法に比べ実用性が高くすぐれて
いる。
ことにより、従って、製造コストの大幅な上昇もなく笑
施可能である。また、特に、バンプ工程への実施実績か
ら、剥離による不良率を確実に０％とすることが可能で
ある。よって、従来の方法に比べ実用性が高くすぐれて
いる。
第１図（−）〜（ｄ） Ｕ 、従来の方法によって、バ
ンプを形成する工程の概略の−ｆＪｆｆｉ示す工程順の
断面図で、第１図＜ａ、＞ ｔｒｓ、バンプ形成前の半
導体素子の断面図を第１図（ｂ）Ｉｒｒ、、バンプの形
成工程の断面図を、あ１図（Ｃ）は、バンプ形成の最終
工程の断面図を、第１図（ｄ）は、バンプの仕上りの断
面図を示す。 第２図（ａ）〜（ｄ）は、本発明の製造方法全示す工程
順の断面図で、第２図（ａ）はバンプ形成工程の断面図
を、第２図（ｂ）及び第２図（Ｃ）は、バンプ形成の最
終工程の断面図を、第２図（ｄ）は、バンプの仕上りの
断面図を示す。第３図は、本発明の製造方法によってつ
くられるバンプ平面図である。 １・・・半導体基板、２・・・絶縁膜層、３・・・パッ
ド、４・・・絶縁保護膜、５・・・絶縁保護膜の孔、６
・・・金属膜、７・・・金属膜、８・・・ホトレジスト
、９・・・バンプ、１０・・・ホトレジスト 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
ンプを形成する工程の概略の−ｆＪｆｆｉ示す工程順の
断面図で、第１図＜ａ、＞ ｔｒｓ、バンプ形成前の半
導体素子の断面図を第１図（ｂ）Ｉｒｒ、、バンプの形
成工程の断面図を、あ１図（Ｃ）は、バンプ形成の最終
工程の断面図を、第１図（ｄ）は、バンプの仕上りの断
面図を示す。 第２図（ａ）〜（ｄ）は、本発明の製造方法全示す工程
順の断面図で、第２図（ａ）はバンプ形成工程の断面図
を、第２図（ｂ）及び第２図（Ｃ）は、バンプ形成の最
終工程の断面図を、第２図（ｄ）は、バンプの仕上りの
断面図を示す。第３図は、本発明の製造方法によってつ
くられるバンプ平面図である。 １・・・半導体基板、２・・・絶縁膜層、３・・・パッ
ド、４・・・絶縁保護膜、５・・・絶縁保護膜の孔、６
・・・金属膜、７・・・金属膜、８・・・ホトレジスト
、９・・・バンプ、１０・・・ホトレジスト 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
Claims (1)
- 半導体基板上の、パッドを含む絶縁層上全面に、２層以
上の相接した導電体膜層を形成し、パッド上部に接して
設けられた突起電極部の周辺と、バンプの形成さｎない
パッド上部の周辺及び、半導体基板に形成された機能素
子上を含む絶縁膜上の所要面積を有する部分の周辺以外
の上記導電体膜層全除去し、任意の彫金形成する方法に
於て、任意の形を有する所定導電体膜の曲線を含む端辺
すべての部分に対し、相接する所定導電体膜のうち、半
導体基板側の所定導電体膜層に比較し、この導電体膜層
に相接し上層に形成された所定導電体膜層の曲線を含む
端辺がすべて内側に存在するように形成すること全特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251594A JPS60140737A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251594A JPS60140737A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140737A true JPS60140737A (ja) | 1985-07-25 |
| JPH0244145B2 JPH0244145B2 (ja) | 1990-10-02 |
Family
ID=17225136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251594A Granted JPS60140737A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140737A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057453A (en) * | 1987-10-21 | 1991-10-15 | Kabushiki Kaisha Toshiba | Method for making a semiconductor bump electrode with a skirt |
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131766A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Semiconductor device electrode structural body and production of the same |
| JPS57198647A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device and manufacture therefor |
-
1983
- 1983-12-27 JP JP58251594A patent/JPS60140737A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131766A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Semiconductor device electrode structural body and production of the same |
| JPS57198647A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device and manufacture therefor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057453A (en) * | 1987-10-21 | 1991-10-15 | Kabushiki Kaisha Toshiba | Method for making a semiconductor bump electrode with a skirt |
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244145B2 (ja) | 1990-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |