JPH0330986B2 - - Google Patents
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- JPH0330986B2 JPH0330986B2 JP58178164A JP17816483A JPH0330986B2 JP H0330986 B2 JPH0330986 B2 JP H0330986B2 JP 58178164 A JP58178164 A JP 58178164A JP 17816483 A JP17816483 A JP 17816483A JP H0330986 B2 JPH0330986 B2 JP H0330986B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
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- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
Description
【発明の詳細な説明】
（技術分野）
本発明は多層配線半導体装置の製造方法に関す
るものである。
るものである。
（従来技術の説明）
従来の多層配線半導体装置のボンデイングパツ
ドを第１図ａ，ｂに示す。第１図ａに於て１は半
導体基板、２は絶縁膜、３は第１層の信号引出し
用の電極、４は層間絶縁膜であり、第１層と第２
層の配線金属を絶縁分離することを目的とし、公
知のCVD法などで形成される。５は第１層の配
線金属で形成された電極３上の層間絶縁膜４にあ
けられた開孔部（スルーホール）である。
ドを第１図ａ，ｂに示す。第１図ａに於て１は半
導体基板、２は絶縁膜、３は第１層の信号引出し
用の電極、４は層間絶縁膜であり、第１層と第２
層の配線金属を絶縁分離することを目的とし、公
知のCVD法などで形成される。５は第１層の配
線金属で形成された電極３上の層間絶縁膜４にあ
けられた開孔部（スルーホール）である。
弗酸を主成分とするエツチング溶液でスルーホ
ールエツチを行なうとその終了段階で第１図ａに
示されるように第１層の電極３上に配線金属の結
晶粒界に沿つて凹凸が発生し、容易に層間絶縁膜
４のエツチング終点を知ることができる。これは
スルーホールエツチング溶液が配線金属もエツチ
ングするためである。
ールエツチを行なうとその終了段階で第１図ａに
示されるように第１層の電極３上に配線金属の結
晶粒界に沿つて凹凸が発生し、容易に層間絶縁膜
４のエツチング終点を知ることができる。これは
スルーホールエツチング溶液が配線金属もエツチ
ングするためである。
次に、第１図ｂに示すように第２層の配線金属
を第１層の電極３上に重ねて形成し、第２層の配
線金属による電極６を形成する。
を第１層の電極３上に重ねて形成し、第２層の配
線金属による電極６を形成する。
さらに半導体装置表面を保護し信頼性を高める
ために、CVD法などによりパツシペーシヨン膜
７を形成し、通常のホトエツチングで第２層の電
極６上に開孔部８をあけボンデイングパツド１０
を完成させる。パツシベーシヨン膜７は通常半導
体装置を保護するものであり、信頼性上ボンデイ
ングパツド１０のみを窓あけするのが望ましい。
ために、CVD法などによりパツシペーシヨン膜
７を形成し、通常のホトエツチングで第２層の電
極６上に開孔部８をあけボンデイングパツド１０
を完成させる。パツシベーシヨン膜７は通常半導
体装置を保護するものであり、信頼性上ボンデイ
ングパツド１０のみを窓あけするのが望ましい。
従つてパツシベーシヨン膜のエツチング終点は
ボンデイングパツド上で判定する必要がある。従
来の方法では第１図ａに示されるように１層の電
極３がスルーホールエツチ時に露出するので、パ
ツシベーシヨン膜をエツチングするとき第１図ｂ
に示されるように第２層の電極６がすでにエツチ
ング終点の表面状態を示すように見えるため、パ
ツシベーシヨン膜のエツチング終点を判定しずら
く、エツチング不良によりパツシベーシヨン膜残
り又はオーバーエツチによる配線金属の膜厚減少
が発生し、ボンデイング不良が発生することがあ
つた。
ボンデイングパツド上で判定する必要がある。従
来の方法では第１図ａに示されるように１層の電
極３がスルーホールエツチ時に露出するので、パ
ツシベーシヨン膜をエツチングするとき第１図ｂ
に示されるように第２層の電極６がすでにエツチ
ング終点の表面状態を示すように見えるため、パ
ツシベーシヨン膜のエツチング終点を判定しずら
く、エツチング不良によりパツシベーシヨン膜残
り又はオーバーエツチによる配線金属の膜厚減少
が発生し、ボンデイング不良が発生することがあ
つた。
また、このようにして構成されたボンデイング
パツドは１層金属と２層金属を合わせた厚みとな
るため、配線金属の厚みによつてワイヤボンデイ
ング時のエネルギーが吸収され、ワイヤボンド不
良が発生しやすいという欠点があり、半導体装置
の組立歩留および信頼性の低下が問題となつてい
た。
パツドは１層金属と２層金属を合わせた厚みとな
るため、配線金属の厚みによつてワイヤボンデイ
ング時のエネルギーが吸収され、ワイヤボンド不
良が発生しやすいという欠点があり、半導体装置
の組立歩留および信頼性の低下が問題となつてい
た。
（発明の目的）
本発明の目的は従来の製造工程を変えることな
く、ボンデイングパツド上で容易にパツシベーシ
ヨン膜のエツチング終点を判定できるようにした
ものであり、製造容易にして歩留りが高く、信頼
性を向上した半導体装置の製造方法を提供するに
ある。
く、ボンデイングパツド上で容易にパツシベーシ
ヨン膜のエツチング終点を判定できるようにした
ものであり、製造容易にして歩留りが高く、信頼
性を向上した半導体装置の製造方法を提供するに
ある。
（発明の構成）
本発明は多層配線半導体装置の製造方法におい
て、最上層の配線層のボンデイングパツド部の一
部表面を平坦に形成した後、その配線層の形成後
の最上層の絶縁膜の形成においてボンデイングパ
ツド部分を露出するためのエツチングの終点を、
最上層の配線層のボンデイングパツド部の平坦部
分で判定することを特徴とする半導体装置の製造
方法にある。
て、最上層の配線層のボンデイングパツド部の一
部表面を平坦に形成した後、その配線層の形成後
の最上層の絶縁膜の形成においてボンデイングパ
ツド部分を露出するためのエツチングの終点を、
最上層の配線層のボンデイングパツド部の平坦部
分で判定することを特徴とする半導体装置の製造
方法にある。
（実施例の構成）
以下に本発明の一実施例を第２図ａ，ｂを参照
して説明する。
して説明する。
第１図と同様に半導体基板１上に絶縁膜２を形
成し、さらにその上にスパツタ法又は蒸着法で第
１層の配線金属を被着させ通常のホトエツチ工程
で配線を形成する。
成し、さらにその上にスパツタ法又は蒸着法で第
１層の配線金属を被着させ通常のホトエツチ工程
で配線を形成する。
このとき電極１３も同時に形成するが、第２図
ｂに示す該電極１３の部分の上面図のように、第
１層の電極１３は周辺のみ一定の幅で第１層の配
線金属が残るように電極内部の配線金属をエツチ
ング除去する（いわゆる額縁形に形成する）。従
つて、第１層の電極１３の内部は絶縁膜２が露出
するようになる。絶縁膜２は半導体基板を熱酸化
するかあるいはCVD法などで形成するため極め
て平坦である。
ｂに示す該電極１３の部分の上面図のように、第
１層の電極１３は周辺のみ一定の幅で第１層の配
線金属が残るように電極内部の配線金属をエツチ
ング除去する（いわゆる額縁形に形成する）。従
つて、第１層の電極１３の内部は絶縁膜２が露出
するようになる。絶縁膜２は半導体基板を熱酸化
するかあるいはCVD法などで形成するため極め
て平坦である。
しかる後に第１図ａと同様にCVD法などで層
間絶縁膜４を形成し、ホトエツチで開孔部５を形
成するが、第２図ａで示されるようにこの上に形
成される第２層の電極６と電気的接触が得られる
ように、開孔部５の内側に第１層の電極１３の一
部又は全部が露出するように形成する。
間絶縁膜４を形成し、ホトエツチで開孔部５を形
成するが、第２図ａで示されるようにこの上に形
成される第２層の電極６と電気的接触が得られる
ように、開孔部５の内側に第１層の電極１３の一
部又は全部が露出するように形成する。
以降の工程は第１図ｂと同様であり、最終点に
第２図ａのような構造のボンデイングパツド２０
が形成される。
第２図ａのような構造のボンデイングパツド２０
が形成される。
以上説明したように本実施例のボンデイングパ
ツドにおいては第１層の電極の内部は絶縁膜が露
出する構造になつているので、この上に形成され
た第２層の電極の表面は極めて平坦あり、次の工
程で電極上のパツシベーシヨン膜をエツチング除
去する際、第２層の電極の表面状態の変化を容易
に判別できる。従つて、そのエツチング終点を容
易に判別でき、パツシベーシヨン膜のエツチング
不足又は配線金属のオーバーエツチによる膜減り
などの発生を防ぐことができ製造歩留の向上なら
びにワイヤーボンド時の組立不良を軽減できる。
また、ボンデイングパツドの配線金属の厚さを薄
くできるのでワイヤボンデイング時のエネルギー
吸収をおさえることができ、ワイヤボンデイング
性能が向上する結果半導体装置の組立歩留および
信頼性を向上できる。
ツドにおいては第１層の電極の内部は絶縁膜が露
出する構造になつているので、この上に形成され
た第２層の電極の表面は極めて平坦あり、次の工
程で電極上のパツシベーシヨン膜をエツチング除
去する際、第２層の電極の表面状態の変化を容易
に判別できる。従つて、そのエツチング終点を容
易に判別でき、パツシベーシヨン膜のエツチング
不足又は配線金属のオーバーエツチによる膜減り
などの発生を防ぐことができ製造歩留の向上なら
びにワイヤーボンド時の組立不良を軽減できる。
また、ボンデイングパツドの配線金属の厚さを薄
くできるのでワイヤボンデイング時のエネルギー
吸収をおさえることができ、ワイヤボンデイング
性能が向上する結果半導体装置の組立歩留および
信頼性を向上できる。
さらに、従来のプロセスを変更することなく、
しかもボンデイングパツドの大きさを変えること
なく容易に採用できる。
しかもボンデイングパツドの大きさを変えること
なく容易に採用できる。
（発明の効果）
以上説明したように、本発明は最上層の配線層
のボンデイングパツド部の一部表面を平坦に形成
した後、その配線層の形成後の最上層の絶縁膜の
形成においてボンデイングパツド部分を露出する
ためのエツチングの終点を、最上層の配線層のボ
ンデイングパツド部の平坦部分で判定することに
より、エツチング終点判定を正確にでき、歩留り
向上とボンデイング時の不良軽減を達成できるの
で多層配線の半導体装置に利用できる。
のボンデイングパツド部の一部表面を平坦に形成
した後、その配線層の形成後の最上層の絶縁膜の
形成においてボンデイングパツド部分を露出する
ためのエツチングの終点を、最上層の配線層のボ
ンデイングパツド部の平坦部分で判定することに
より、エツチング終点判定を正確にでき、歩留り
向上とボンデイング時の不良軽減を達成できるの
で多層配線の半導体装置に利用できる。
第１図ａ，ｂは従来の半導体装置のボンデイン
グパツドの断面図、第２図ａは本発明の一実施例
による半導体装置のボンデイングパツドの断面
図、第２図ｂは第２図ａのボンデイングパツド部
の上面図である。 １……半導体基板、２……絶縁膜、３……第１
層の電極、４……層間絶縁膜、５……開孔部、６
……第２層の電極、７……パツシベーシヨン膜、
８……パツシベーシヨン膜の開孔部、１０……従
来構造のボンデイングパツド、１３……本発明の
第１層の電極、２０……本発明による構造のボン
デイングパツド。
グパツドの断面図、第２図ａは本発明の一実施例
による半導体装置のボンデイングパツドの断面
図、第２図ｂは第２図ａのボンデイングパツド部
の上面図である。 １……半導体基板、２……絶縁膜、３……第１
層の電極、４……層間絶縁膜、５……開孔部、６
……第２層の電極、７……パツシベーシヨン膜、
８……パツシベーシヨン膜の開孔部、１０……従
来構造のボンデイングパツド、１３……本発明の
第１層の電極、２０……本発明による構造のボン
デイングパツド。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に、周囲のみを有する額縁状の
第１ボンデイングパツド部を有する第１配線層を
形成する工程と、 前記第１配線層上に、前記第１ボンデイングパ
ツド部とその額縁内側との少なくとも一部を露出
する第１絶縁膜を形成する工程と、 少なくとも、前記第１絶縁膜から露出する前記
第１ボンデイングパツド部とその額縁内側部とに
及ぶ範囲に、前記第１絶縁膜から露出する前記第
１ボンデイングパツド部で電気的に接続される第
２ボンデイングパツド部を有する第２配線層を形
成する工程と、 前記第２配線層上に、少なくとも前記第２ボン
デイングパツド部を露出する第２絶縁膜を形成す
る工程と、 を備えた半導体装置の製造方法であつて、 前記第２絶縁膜形成に於ける所定部分を露出す
るためのエツチングの終点を、前記第１ボンデイ
ングパツド部の額縁内側部上の前記第２ボンデイ
ングパツド部の表面状態で判定することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17816483A JPS6072253A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17816483A JPS6072253A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072253A JPS6072253A (ja) | 1985-04-24 |
| JPH0330986B2 true JPH0330986B2 (ja) | 1991-05-01 |
Family
ID=16043736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17816483A Granted JPS6072253A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072253A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362337A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体装置 |
| DE19824400C2 (de) * | 1998-05-30 | 2000-05-18 | Bosch Gmbh Robert | Leiterbahn-Kontaktierungsanordnung |
| JP3169907B2 (ja) | 1998-09-25 | 2001-05-28 | 日本電気株式会社 | 多層配線構造およびその製造方法 |
| JP5855361B2 (ja) * | 2011-05-31 | 2016-02-09 | 三菱電機株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619639A (en) * | 1979-07-27 | 1981-02-24 | Hitachi Ltd | Semiconductor device |
| JPS57207354A (en) * | 1981-06-15 | 1982-12-20 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-09-28 JP JP17816483A patent/JPS6072253A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619639A (en) * | 1979-07-27 | 1981-02-24 | Hitachi Ltd | Semiconductor device |
| JPS57207354A (en) * | 1981-06-15 | 1982-12-20 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072253A (ja) | 1985-04-24 |
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