JP2000357701A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【課題】 パッシベーション膜にクラックの発生を抑制
することにより、ＴＡＢ実装の信頼性を向上させた半導
体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
絶縁膜１１上にＡｌ膜１３を堆積する工程と、Ａｌ膜１
３上にレジストパターンを形成する工程と、前記レジス
トパターンをマスクとしてＡｌ膜１３を異方性のウエッ
トエッチングすることにより、側壁にテーパー面を有す
るＡｌパッド１３を形成する工程と、前記Ａｌパッド１
３及び前記絶縁膜１１上にパッシベーション膜１５を形
成する工程と、前記パッシベーション膜１７に、前記Ａ
ｌパッド１３上に位置する開口部を形成する工程と、前
記開口部内及び前記パッシベーション膜１７上に金バン
プ２５を形成する工程と、を具備するものである。尚、
前記テーパー面と前記絶縁膜１１表面とにより形成され
る角度が、８５°以下であることが好ましい。
することにより、ＴＡＢ実装の信頼性を向上させた半導
体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
絶縁膜１１上にＡｌ膜１３を堆積する工程と、Ａｌ膜１
３上にレジストパターンを形成する工程と、前記レジス
トパターンをマスクとしてＡｌ膜１３を異方性のウエッ
トエッチングすることにより、側壁にテーパー面を有す
るＡｌパッド１３を形成する工程と、前記Ａｌパッド１
３及び前記絶縁膜１１上にパッシベーション膜１５を形
成する工程と、前記パッシベーション膜１７に、前記Ａ
ｌパッド１３上に位置する開口部を形成する工程と、前
記開口部内及び前記パッシベーション膜１７上に金バン
プ２５を形成する工程と、を具備するものである。尚、
前記テーパー面と前記絶縁膜１１表面とにより形成され
る角度が、８５°以下であることが好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、パッシベーション膜にクラ
ックの発生を抑制することにより、特にＴＡＢ実装、加
えてＣＯＧ(CHIPON GLASS)及びＣＯＦ(CHIP ON FILM)実
装の信頼性を向上させた半導体装置及びその製造方法に
関する。
の製造方法に係わり、特に、パッシベーション膜にクラ
ックの発生を抑制することにより、特にＴＡＢ実装、加
えてＣＯＧ(CHIPON GLASS)及びＣＯＦ(CHIP ON FILM)実
装の信頼性を向上させた半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】図８は、従来の半導体装置を示す断面図
である。
である。
【０００３】シリコン基板１０上に絶縁膜１１を形成し
た後、この絶縁膜１１上にスパッタ法によりＡｌ膜を堆
積する。次に、このＡｌ膜上にフォトレジスト膜（図示
せず）を設け、このフォトレジスト膜をマスクとしてＡ
ｌ膜を等方性エッチングする。これにより、絶縁膜１１
上にはＡｌパッド３１が形成され、このＡｌパッド３１
の側壁面は絶縁膜１１表面に対してほぼ垂直に形成され
る。また、Ａｌパッド３１は図示せぬ半導体素子に電気
的に接続されている。
た後、この絶縁膜１１上にスパッタ法によりＡｌ膜を堆
積する。次に、このＡｌ膜上にフォトレジスト膜（図示
せず）を設け、このフォトレジスト膜をマスクとしてＡ
ｌ膜を等方性エッチングする。これにより、絶縁膜１１
上にはＡｌパッド３１が形成され、このＡｌパッド３１
の側壁面は絶縁膜１１表面に対してほぼ垂直に形成され
る。また、Ａｌパッド３１は図示せぬ半導体素子に電気
的に接続されている。
【０００４】この後、Ａｌパッド３１及び絶縁膜１１の
上にパッシベーション膜１７を形成する。次に、このパ
ッシベーション膜１７に、Ａｌパッド３１の上に位置す
る開口部を形成する。この後、この開口部内及びパッシ
ベーション膜１７上にＴｉＷ又はＴｉからなるバリアメ
タル層１９を形成し、このバリアメタル層１９の上にＡ
ｕ又はＰｔからなるメッキ用金属層２１を形成する。次
に、このメッキ用金属層２１の上に、金属メッキ法によ
りＡｕからなる金属メッキバンプ２５を形成する。
上にパッシベーション膜１７を形成する。次に、このパ
ッシベーション膜１７に、Ａｌパッド３１の上に位置す
る開口部を形成する。この後、この開口部内及びパッシ
ベーション膜１７上にＴｉＷ又はＴｉからなるバリアメ
タル層１９を形成し、このバリアメタル層１９の上にＡ
ｕ又はＰｔからなるメッキ用金属層２１を形成する。次
に、このメッキ用金属層２１の上に、金属メッキ法によ
りＡｕからなる金属メッキバンプ２５を形成する。
【０００５】この後、上記半導体装置にＴＡＢ(Tape Au
tomated Bonding)実装を行う。すなわわち、テープ上に
形成したＣｕ薄膜パターンにＳｎメッキしたリード（図
示せず）を金バンプ２５上に置き、リードと金バンプ２
５を４５０〜５００℃に加熱し、リード単位面積当り
０．１〜０．００１ｇ／μｍ２の荷重をかけて加圧圧着
する。これにより、ＡｕとＳｎを共晶化させてＴＡＢ実
装を行う。
tomated Bonding)実装を行う。すなわわち、テープ上に
形成したＣｕ薄膜パターンにＳｎメッキしたリード（図
示せず）を金バンプ２５上に置き、リードと金バンプ２
５を４５０〜５００℃に加熱し、リード単位面積当り
０．１〜０．００１ｇ／μｍ２の荷重をかけて加圧圧着
する。これにより、ＡｕとＳｎを共晶化させてＴＡＢ実
装を行う。
【０００６】
【発明が解決しようとする課題】上記ＴＡＢ実装の際、
Ａｌパッド３１の周辺及び開口部近傍のパッシベーショ
ン膜１７に応力が集中する。この時、このＡｌパッド３
１の側壁面は、前述したように絶縁膜１１表面に対して
ほぼ垂直に形成されているため、特にＡｌパッド３１の
側壁の角の辺りに応力が集中することとなる。これによ
り、その応力が集中した部分にクラックが発生すること
がある。その結果、そのクラックから水分が入ること等
によって半導体装置の不良等が生じる。従って、このよ
うなクラックが発生すると実装信頼性が低下してしま
う。
Ａｌパッド３１の周辺及び開口部近傍のパッシベーショ
ン膜１７に応力が集中する。この時、このＡｌパッド３
１の側壁面は、前述したように絶縁膜１１表面に対して
ほぼ垂直に形成されているため、特にＡｌパッド３１の
側壁の角の辺りに応力が集中することとなる。これによ
り、その応力が集中した部分にクラックが発生すること
がある。その結果、そのクラックから水分が入ること等
によって半導体装置の不良等が生じる。従って、このよ
うなクラックが発生すると実装信頼性が低下してしま
う。
【０００７】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、パッシベーション膜への
クラックの発生を抑制することにより、半導体チップの
実装信頼性を向上させた半導体装置及びその製造方法を
提供することにある。
れたものであり、その目的は、パッシベーション膜への
クラックの発生を抑制することにより、半導体チップの
実装信頼性を向上させた半導体装置及びその製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、絶縁膜上に形成され
た、側壁にテーパー面を有するパッドと、前記パッド上
に形成されたパッシベーション膜と、前記パッシベーシ
ョン膜に形成された、前記パッド上に位置する開口部
と、前記開口部内及び前記パッシベーション膜上に形成
されたバンプと、を具備することを特徴とする。
め、本発明に係る半導体装置は、絶縁膜上に形成され
た、側壁にテーパー面を有するパッドと、前記パッド上
に形成されたパッシベーション膜と、前記パッシベーシ
ョン膜に形成された、前記パッド上に位置する開口部
と、前記開口部内及び前記パッシベーション膜上に形成
されたバンプと、を具備することを特徴とする。
【０００９】上記半導体装置では、パッドの側壁にテー
パー面を設けているため、この半導体装置をＴＡＢ実装
する際、パッシベーション膜にかかる圧力をパッドの外
周のテーパー面で受けることにより、パッシベーション
膜への応力集中を緩和できる。この結果、パッシベーシ
ョン膜にクラックが発生することを抑制できる。従っ
て、半導体チップの実装信頼性を向上させることができ
る。
パー面を設けているため、この半導体装置をＴＡＢ実装
する際、パッシベーション膜にかかる圧力をパッドの外
周のテーパー面で受けることにより、パッシベーション
膜への応力集中を緩和できる。この結果、パッシベーシ
ョン膜にクラックが発生することを抑制できる。従っ
て、半導体チップの実装信頼性を向上させることができ
る。
【００１０】また、本発明に係る半導体装置において
は、前記テーパー面と前記絶縁膜表面とにより形成され
る角度が、８５°以下であることが好ましく、より好ま
しくは３０°〜７０°であり、さらに好ましくは４５°
〜７０℃である。また、前記パッドは、異方性のウエッ
トエッチングにより形成されることが好ましい。
は、前記テーパー面と前記絶縁膜表面とにより形成され
る角度が、８５°以下であることが好ましく、より好ま
しくは３０°〜７０°であり、さらに好ましくは４５°
〜７０℃である。また、前記パッドは、異方性のウエッ
トエッチングにより形成されることが好ましい。
【００１１】本発明に係る半導体装置の製造方法は、絶
縁膜上に導電膜を堆積する工程と、前記導電膜上にレジ
ストパターンを形成する工程と、前記レジストパターン
をマスクとして前記導電膜を異方性のウエットエッチン
グすることにより、側壁にテーパー面を有するパッドを
形成する工程と、前記パッド及び前記絶縁膜上にパッシ
ベーション膜を形成する工程と、前記パッシベーション
膜に、前記パッド上に位置する開口部を形成する工程
と、前記開口部内及び前記パッシベーション膜上にバン
プを形成する工程と、を具備することを特徴とする。
縁膜上に導電膜を堆積する工程と、前記導電膜上にレジ
ストパターンを形成する工程と、前記レジストパターン
をマスクとして前記導電膜を異方性のウエットエッチン
グすることにより、側壁にテーパー面を有するパッドを
形成する工程と、前記パッド及び前記絶縁膜上にパッシ
ベーション膜を形成する工程と、前記パッシベーション
膜に、前記パッド上に位置する開口部を形成する工程
と、前記開口部内及び前記パッシベーション膜上にバン
プを形成する工程と、を具備することを特徴とする。
【００１２】また、本発明に係る半導体装置の製造方法
においては、前記テーパー面と前記絶縁膜表面とにより
形成される角度が、８５°以下であることが好ましく、
より好ましくは３０°〜７０°であり、さらに好ましく
は４５°〜７０℃である。
においては、前記テーパー面と前記絶縁膜表面とにより
形成される角度が、８５°以下であることが好ましく、
より好ましくは３０°〜７０°であり、さらに好ましく
は４５°〜７０℃である。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００１４】図１〜図７は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【００１５】まず、図１に示すように、シリコン基板１
０上にＳｉＯ２からなる絶縁膜１１を形成する。次に、
この絶縁膜１１上にスパッタ法により厚さ１．５μｍ程
度のＡｌ膜（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｓｉ）
１３を堆積する。この後、このＡｌ膜１３上にフォトレ
ジストを塗布し、このフォトレジストを露光、現像する
ことにより、Ａｌ膜１３上にレジストパターン１５を設
ける。
０上にＳｉＯ２からなる絶縁膜１１を形成する。次に、
この絶縁膜１１上にスパッタ法により厚さ１．５μｍ程
度のＡｌ膜（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｓｉ）
１３を堆積する。この後、このＡｌ膜１３上にフォトレ
ジストを塗布し、このフォトレジストを露光、現像する
ことにより、Ａｌ膜１３上にレジストパターン１５を設
ける。
【００１６】次に、図２に示すように、レジストパター
ン１５をマスクとしてＡｌ膜１３に例えばリン酸と硝酸
と酢酸と水の混合液を用いてウエットによる異方性エッ
チングを行う。これにより、絶縁膜１１上にはＡｌパッ
ド１３が形成され、このＡｌパッド１３の外周側壁には
角度θのテーパーが設けられる。角度θは、８５°以下
であれば良いが、３０°〜７０°が好ましく、より好ま
しくは４５°〜７０°である。また、上記ウエットによ
る異方性エッチングの方法としては、シャワー状のエッ
チング液をＡｌ膜にかけることにより行う方法が特に好
ましく、またパドルエッチング方式であっても良い。
ン１５をマスクとしてＡｌ膜１３に例えばリン酸と硝酸
と酢酸と水の混合液を用いてウエットによる異方性エッ
チングを行う。これにより、絶縁膜１１上にはＡｌパッ
ド１３が形成され、このＡｌパッド１３の外周側壁には
角度θのテーパーが設けられる。角度θは、８５°以下
であれば良いが、３０°〜７０°が好ましく、より好ま
しくは４５°〜７０°である。また、上記ウエットによ
る異方性エッチングの方法としては、シャワー状のエッ
チング液をＡｌ膜にかけることにより行う方法が特に好
ましく、またパドルエッチング方式であっても良い。
【００１７】この後、図３に示すように、前記レジスト
パターン１５を剥離する。次に、Ａｌパッド１３及び絶
縁膜１１の上にＣＶＤ(Chemical Vapor Deposition)法
により厚さ１．０μｍ程度のシリコン窒化膜１７からな
るパッシベーション膜１７を堆積する。この後、このパ
ッシベーション膜１７上にフォトレジスト膜（図示せ
ず）を設け、このフォトレジスト膜をマスクとして該パ
ッシベーション膜１７をエッチングする。これにより、
パッシベーション膜１７には、Ａｌパッド１３上に位置
する開口部が形成される。
パターン１５を剥離する。次に、Ａｌパッド１３及び絶
縁膜１１の上にＣＶＤ(Chemical Vapor Deposition)法
により厚さ１．０μｍ程度のシリコン窒化膜１７からな
るパッシベーション膜１７を堆積する。この後、このパ
ッシベーション膜１７上にフォトレジスト膜（図示せ
ず）を設け、このフォトレジスト膜をマスクとして該パ
ッシベーション膜１７をエッチングする。これにより、
パッシベーション膜１７には、Ａｌパッド１３上に位置
する開口部が形成される。
【００１８】次に、この開口部内及びパッシベーション
膜１７上に厚さ２０００オングストローム程度のＴｉＷ
膜からなるバリアメタル層１９をスパッタ法により堆積
し、その後連続してスパッタ法により厚さ２０００オン
グストローム程度のＡｕ膜からなるメッキ用金属層２１
を堆積する。
膜１７上に厚さ２０００オングストローム程度のＴｉＷ
膜からなるバリアメタル層１９をスパッタ法により堆積
し、その後連続してスパッタ法により厚さ２０００オン
グストローム程度のＡｕ膜からなるメッキ用金属層２１
を堆積する。
【００１９】この後、図４に示すように、メッキ用金属
層２１上に、金バンプ２１を形成する領域を開口した厚
さ３０μｍのフォトレジスト膜２３を設ける。次に、図
示せぬメッキ用給電部を用いてフォトレジスト膜２３の
開口部にメッキ法によってＡｕを析出、成長させる。こ
れにより、図５に示すように、Ａｌパッド１３の上には
バリアメタル層１９及びメッキ用金属層２１を介して高
さ１７μｍ程度の金属メッキバンプ２５が形成される。
層２１上に、金バンプ２１を形成する領域を開口した厚
さ３０μｍのフォトレジスト膜２３を設ける。次に、図
示せぬメッキ用給電部を用いてフォトレジスト膜２３の
開口部にメッキ法によってＡｕを析出、成長させる。こ
れにより、図５に示すように、Ａｌパッド１３の上には
バリアメタル層１９及びメッキ用金属層２１を介して高
さ１７μｍ程度の金属メッキバンプ２５が形成される。
【００２０】この後、図６に示すように、前記フォトレ
ジスト膜２３を剥離する。次に、図７に示すように、金
属メッキバンプ２５をマスクとしてヨウ化カリウムとヨ
ウ素の混合液を用いて前記メッキ用金属層２１をエッチ
ングする。続いて、金属メッキバンプ２５をマスクとし
て過酸化水素水と水の混合液を用いて前記バリアメタル
層１９をエッチングする。このようにして半導体装置が
形成される。
ジスト膜２３を剥離する。次に、図７に示すように、金
属メッキバンプ２５をマスクとしてヨウ化カリウムとヨ
ウ素の混合液を用いて前記メッキ用金属層２１をエッチ
ングする。続いて、金属メッキバンプ２５をマスクとし
て過酸化水素水と水の混合液を用いて前記バリアメタル
層１９をエッチングする。このようにして半導体装置が
形成される。
【００２１】次に、この半導体装置にＴＡＢ実装を行う
（図示せず）。
（図示せず）。
【００２２】すなわち、テープ上に形成したＣｕ薄膜パ
ターンにＳｎメッキした厚さ２２μｍ程度のリードを金
メッキバンプ２５上に置き、リードとバンプを４５０〜
５００℃に加熱し、リード単位面積当り０．１〜０．０
０１ｇ／μｍ２の荷重をかけて加圧圧着する。この際の
つぶし量は７μｍ程度が好ましい。この圧着により、Ａ
ｕとＳｎの共晶化を行い、リードと金メッキバンプ２５
を電気的に接続し、ＴＡＢ実装を行う。
ターンにＳｎメッキした厚さ２２μｍ程度のリードを金
メッキバンプ２５上に置き、リードとバンプを４５０〜
５００℃に加熱し、リード単位面積当り０．１〜０．０
０１ｇ／μｍ２の荷重をかけて加圧圧着する。この際の
つぶし量は７μｍ程度が好ましい。この圧着により、Ａ
ｕとＳｎの共晶化を行い、リードと金メッキバンプ２５
を電気的に接続し、ＴＡＢ実装を行う。
【００２３】上記実施の形態によれば、レジストパター
ン１５をマスクとして、図２に示すようにＡｌ膜１３を
異方性エッチングすることにより、Ａｌパッド１３の外
周側壁にテーパーを設けている。このため、この半導体
装置をＴＡＢ実装する際、クラックの最も発生し易いＡ
ｌパッド１３の外周近傍のパッシベーション膜１７への
応力集中を緩和できる。つまり、ＴＡＢ実装の際にパッ
シベーション膜１７にかかる圧力をＡｌパッド１３の外
周のテーパー面で受けることにより、パッシベーション
膜１７への応力集中を緩和できる。この結果、パッシベ
ーション膜１７にクラックが発生することを抑制でき
る。従って、ＴＡＢ実装の信頼性を向上させることがで
きる。
ン１５をマスクとして、図２に示すようにＡｌ膜１３を
異方性エッチングすることにより、Ａｌパッド１３の外
周側壁にテーパーを設けている。このため、この半導体
装置をＴＡＢ実装する際、クラックの最も発生し易いＡ
ｌパッド１３の外周近傍のパッシベーション膜１７への
応力集中を緩和できる。つまり、ＴＡＢ実装の際にパッ
シベーション膜１７にかかる圧力をＡｌパッド１３の外
周のテーパー面で受けることにより、パッシベーション
膜１７への応力集中を緩和できる。この結果、パッシベ
ーション膜１７にクラックが発生することを抑制でき
る。従って、ＴＡＢ実装の信頼性を向上させることがで
きる。
【００２４】また、本実施の形態では、従来の半導体装
置と同じプロセスで、パッシベーション膜１７へのクラ
ックの発生を抑制することができ、ＴＡＢ実装の信頼性
を向上させることができる。
置と同じプロセスで、パッシベーション膜１７へのクラ
ックの発生を抑制することができ、ＴＡＢ実装の信頼性
を向上させることができる。
【００２５】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、パッド１３の材料にＡｌを用いてい
るが、パッドの材質に他の導電性材料を用いることも可
能である。
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、パッド１３の材料にＡｌを用いてい
るが、パッドの材質に他の導電性材料を用いることも可
能である。
【００２６】また、本実施の形態では、バンプ２５の材
料に金を用いているが、バンプの材料に他の導電性材料
を用いることも可能である。
料に金を用いているが、バンプの材料に他の導電性材料
を用いることも可能である。
【００２７】また、本実施の形態では、図２に示す工程
でＡｌ膜１３を１回のエッチングによりＡｌパッド１３
を形成しているが、２回のエッチングによりＡｌパッド
を形成することも可能である。
でＡｌ膜１３を１回のエッチングによりＡｌパッド１３
を形成しているが、２回のエッチングによりＡｌパッド
を形成することも可能である。
【００２８】すなわち、例えば２μｍ以上の幅の広いＡ
ｌ配線とＡｌパッドを同一のＡｌ膜により形成する場合
は、上記実施の形態のように１回の異方性エッチングに
より形成することが好ましい。但し、この場合は、Ａｌ
配線の側壁にもテーパー面が形成されることとなるが、
幅の広いＡｌ配線であるから問題はない。
ｌ配線とＡｌパッドを同一のＡｌ膜により形成する場合
は、上記実施の形態のように１回の異方性エッチングに
より形成することが好ましい。但し、この場合は、Ａｌ
配線の側壁にもテーパー面が形成されることとなるが、
幅の広いＡｌ配線であるから問題はない。
【００２９】一方、例えば２μｍ以下の幅の狭いＡｌ配
線とＡｌパッドを形成する場合は、Ａｌ膜上に第１のフ
ォトレジスト膜を設け、第１のフォトレジスト膜をマス
クとして等方性エッチングにより、下地に対して垂直な
側壁面を有する幅の狭いＡｌ配線を形成し、第１のフォ
トレジスト膜を剥離した後、Ａｌ配線の全面を覆う第２
のフォトレジスト膜を設け、第２のフォトレジスト膜を
マスクとして異方性エッチングにより、テーパー面を有
するＡｌパッドを形成するという２回のエッチングによ
りＡｌパッドを形成する方法を用いることが好ましい。
線とＡｌパッドを形成する場合は、Ａｌ膜上に第１のフ
ォトレジスト膜を設け、第１のフォトレジスト膜をマス
クとして等方性エッチングにより、下地に対して垂直な
側壁面を有する幅の狭いＡｌ配線を形成し、第１のフォ
トレジスト膜を剥離した後、Ａｌ配線の全面を覆う第２
のフォトレジスト膜を設け、第２のフォトレジスト膜を
マスクとして異方性エッチングにより、テーパー面を有
するＡｌパッドを形成するという２回のエッチングによ
りＡｌパッドを形成する方法を用いることが好ましい。
【００３０】
【発明の効果】以上説明したように本発明によれば、パ
ッドの側壁にテーパー面を設けている。したがって、パ
ッシベーション膜にクラックの発生を抑制することによ
り、半導体チップの実装信頼性を向上させた半導体装置
及びその製造方法を提供することができる。
ッドの側壁にテーパー面を設けている。したがって、パ
ッシベーション膜にクラックの発生を抑制することによ
り、半導体チップの実装信頼性を向上させた半導体装置
及びその製造方法を提供することができる。
【００３１】尚、本発明の効果は、異方性導電接着剤を
使用するＣＯＧやＴＡＢと同じく、リードを使い、接合
するタイプのＣＯＦや異方性導電接着剤を介して接合す
るタイプのＣＯＦに対しても圧着時の圧力緩和に効果を
発揮する事は言うまでもない。
使用するＣＯＧやＴＡＢと同じく、リードを使い、接合
するタイプのＣＯＦや異方性導電接着剤を介して接合す
るタイプのＣＯＦに対しても圧着時の圧力緩和に効果を
発揮する事は言うまでもない。
【図１】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図１の次の工程を示す断面図であ
る。
法を示すものであり、図１の次の工程を示す断面図であ
る。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図３の次の工程を示す断面図であ
る。
法を示すものであり、図３の次の工程を示す断面図であ
る。
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４の次の工程を示す断面図であ
る。
法を示すものであり、図４の次の工程を示す断面図であ
る。
【図６】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図５の次の工程を示す断面図であ
る。
法を示すものであり、図５の次の工程を示す断面図であ
る。
【図７】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図６の次の工程を示す断面図であ
る。
法を示すものであり、図６の次の工程を示す断面図であ
る。
【図８】従来の半導体装置を示す断面図である。
１０ シリコン基板 １１ 絶縁膜 １３ Ａｌ膜（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｓ
ｉ） １５ レジストパターン １７ パッシベ
ーション膜 １９ バリアメタル層 ２１ メッキ用
金属層 ２３ フォトレジスト膜 ２５ 金属メッ
キバンプ ３１ Ａｌパッド
ｉ） １５ レジストパターン １７ パッシベ
ーション膜 １９ バリアメタル層 ２１ メッキ用
金属層 ２３ フォトレジスト膜 ２５ 金属メッ
キバンプ ３１ Ａｌパッド
Claims (5)
- 【請求項１】 絶縁膜上に形成された、側壁にテーパー
面を有するパッドと、 前記パッド上に形成されたパッシベーション膜と、 前記パッシベーション膜に形成された、前記パッド上に
位置する開口部と、 前記開口部内及び前記パッシベーション膜上に形成され
たバンプと、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記テーパー面と前記絶縁膜表面とによ
り形成される角度が、８５°以下であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記パッドは、異方性のウエットエッチ
ングにより形成されることを特徴とする請求項1又は２
記載の半導体装置。 - 【請求項４】 絶縁膜上に導電膜を堆積する工程と、 前記導電膜上にレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記導電膜を異方
性のウエットエッチングすることにより、側壁にテーパ
ー面を有するパッドを形成する工程と、 前記パッド及び前記絶縁膜上にパッシベーション膜を形
成する工程と、 前記パッシベーション膜に、前記パッド上に位置する開
口部を形成する工程と、 前記開口部内及び前記パッシベーション膜上にバンプを
形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記テーパー面と前記絶縁膜表面とによ
り形成される角度が、８５°以下であることを特徴とす
る請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17025899A JP2000357701A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17025899A JP2000357701A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357701A true JP2000357701A (ja) | 2000-12-26 |
Family
ID=15901615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17025899A Pending JP2000357701A (ja) | 1999-06-16 | 1999-06-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357701A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008113020A (ja) * | 2007-12-10 | 2008-05-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| CN100428433C (zh) * | 2005-06-23 | 2008-10-22 | 矽创电子股份有限公司 | 电性连接垫的结构 |
| JP2012243984A (ja) * | 2011-05-20 | 2012-12-10 | Fujikura Ltd | 半導体装置および半導体装置の製造方法 |
-
1999
- 1999-06-16 JP JP17025899A patent/JP2000357701A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428433C (zh) * | 2005-06-23 | 2008-10-22 | 矽创电子股份有限公司 | 电性连接垫的结构 |
| JP2008113020A (ja) * | 2007-12-10 | 2008-05-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2012243984A (ja) * | 2011-05-20 | 2012-12-10 | Fujikura Ltd | 半導体装置および半導体装置の製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040107 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040506 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |