JP3729680B2 - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP3729680B2 JP3729680B2 JP15593799A JP15593799A JP3729680B2 JP 3729680 B2 JP3729680 B2 JP 3729680B2 JP 15593799 A JP15593799 A JP 15593799A JP 15593799 A JP15593799 A JP 15593799A JP 3729680 B2 JP3729680 B2 JP 3729680B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- connection hole
- wiring
- semiconductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ウエハプロセス(前工程)とパッケージプロセス(後工程)とを一体化し、半導体ウエハの状態のまま複数の半導体チップに対して一括してパッケージ・プロセスを施すウエハプロセスパッケージ(Wafer Process Package;WPP)技術を用いた半導体装置およびその製造方法に適用して有効な技術に関するものである。
【0002】
【従来の技術】
本発明者が検討したWPP技術は、例えば再配線型と呼ばれる構造を有するものである。再配線型は、封止樹脂を使わずにパッケージ・プロセスを再配線工程によって実施した構造である。この再配線は、半導体チップの外部端子(いわゆるボンディングパッド)と、半導体チップを所定の配線基板上に実装するためのバンプ電極等のような実装電極とを電気的に接続する配線である。再配線が必要なのは、ウエハプロセスの寸法に律則される外部端子と、パッケージプロセスの寸法に律則される実装電極との寸法上の整合をとるためである。すなわち、実装電極の寸法(電極自体の寸法および隣接間隔等)は、上記配線基板側の寸法に律則されるため、ウエハプロセスに律則される外部端子の寸法(端子自体の寸法および隣接間隔等)よりも相対的に大きな寸法が必要となる。このため、外部端子をそのまま実装電極に使用できない。そこで、実装電極は、半導体チップの比較的広い空き領域に配置される。このため、外部端子と実装電極とを結ぶ再配線が必要となるのである。本発明者が検討した再配線構造の一例は次の通りである。半導体基板上には外部端子を覆う第1の絶縁膜が形成されている。この第1の絶縁膜は、無機絶縁膜上に有機絶縁膜が体積されてなる。この外部端子を覆う第1の絶縁膜には、その外部端子が露出される第1の接続孔が穿孔されている。外部端子には、その第1の接続孔を通じて再配線の一端が電気的に接続されている。その再配線は、第1の絶縁膜上に引き出されている。第1の絶縁膜上に引き出された再配線は第2の絶縁膜で覆われている。この第2の絶縁膜には、第1の絶縁膜上の再配線の一部が露出するような第2の接続孔が形成されている。その再配線の一部は、第2の接続孔を通じてバンプ下地金属層と電気的に接続され、これを介してバンプ電極と電気的に接続されている。
【0003】
なお、このようなウエハプロセスとパッケージプロセスとを一体化した製造技術については、例えば日経BP社、1998年8月1日発行、「日経マイクロデバイス 1998年8月号」p42〜p71に記載がある。
【0004】
【発明が解決しようとする課題】
ところが、上記本発明者が検討したWPP技術においては、以下の課題があることを本発明者は見出した。
【0005】
すなわち、第1の接続孔内における再配線のステップカバレッジが劣化し、再配線の断線不良が生じる問題である。発明者の検討結果によれば、その断線不良が生じるのは、例えば次の2通りがある。第1は、第1の接続孔の断面形状において、その接続孔に露出する無機絶縁膜の端部にアンダーカット(その断面形状が外部端子に近づくにつれて次第に外方に後退する形状)が生じる結果、再配線のステップカバレッジが劣化するものである。第2は、第1の接続孔の断面形状において、その接続孔から露出する無機絶縁膜の端部が、有機絶縁膜の端部よりも後退する結果、再配線のステップカバレッジが劣化するものである。
【0006】
本発明の目的は、WPP技術を用いた半導体装置において、外部端子と再配線とを接続する接続孔内における再配線の段差被覆性を向上させることのできる技術を提供することにある。
【0007】
また、本発明の目的は、WPP技術を用いた半導体装置の信頼性を向上させるすることのできる技術を提供することにある。
【0008】
また、本発明の目的は、WPP技術を用いた半導体装置の歩留まりを向上させることのできる技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
すなわち、本発明は、(a)半導体ウエハの半導体チップに所定の素子を形成する工程と、
(b)前記半導体ウエハの主面上に第1の配線を形成する工程と、
(c)前記半導体ウエハの主面上に前記第1の配線を通じて前記所定の素子と電気的に接続される第1の電極を形成する工程と、
(d)前記半導体ウエハの主面上に第1の電極を覆う無機絶縁膜を形成する工程と、
(e)前記無機絶縁膜において前記第1の電極に平面的に重なる位置に第1の接続孔を形成する工程と、
(f)前記無機絶縁膜上に有機絶縁膜を形成する工程と、
(g)前記有機絶縁膜において前記第1の電極に平面的に重なる位置に第2の接続孔を形成する工程と、
(h)前記有機絶縁膜上に、前記第2の接続孔を通じて第1の電極と電気的に接続される第2の配線を形成する工程と、
(i)前記第2の配線を覆う絶縁膜を形成した後、その絶縁膜に第2の配線の一部が露出する第3の接続孔を形成する工程と、
(j)前記第3の接続孔を通じて前記第2の配線と電気的に接続され、かつ、前記半導体チップを所定の配線基板に実装する際にその配線基板の配線が接続される第2の電極を形成する工程と、
(k)前記(j)工程後、前記半導体ウエハから半導体チップを切り出す工程とを有し、前記第2の接続孔を、前記第1の接続孔に内包されるように形成するものである。
【0012】
また、本発明は、(a)半導体ウエハの半導体チップに所定の素子を形成する工程と、
(b)前記半導体ウエハの主面上に第1の配線を形成する工程と、
(c)前記半導体ウエハの主面上に前記第1の配線を通じて前記所定の素子と電気的に接続される第1の電極を形成する工程と、
(d)前記半導体ウエハの主面上に前記第1の電極を覆う無機絶縁膜を形成する工程と、
(e)前記無機絶縁膜において前記第1の電極に平面的に重なる位置に第1の接続孔を形成する工程と、
(f)前記無機絶縁膜上に有機絶縁膜を形成する工程と、
(g)前記有機絶縁膜において前記第1の電極に平面的に重なる位置に第2の接続孔を形成する工程と、
(h)前記有機絶縁膜上に、前記第1の接続孔および第2の接続孔を通じて第1の電極と電気的に接続される第2の配線を形成する工程と、
(i)前記第2の配線を覆う絶縁膜を形成した後、その絶縁膜に第2の配線の一部が露出する第3の接続孔を形成する工程と、
(j)前記第3の接続孔を通じて前記第2の配線と電気的に接続され、かつ、前記半導体チップを所定の配線基板に実装する際にその配線基板の配線が接続される第2の電極を形成する工程と、
(k)前記(j)工程後、前記半導体ウエハから半導体チップを切り出す工程とを有し、前記第2の接続孔を、前記第1の接続孔を平面的に内包するように形成するものである。
【0013】
また、本発明は、前記無機絶縁膜を形成した後、前記第1の接続孔を形成し、その後、前記有機絶縁膜を形成した後、前記第2の接続孔を形成するものである。
【0014】
また、本発明は、前記無機絶縁膜を形成した後、前記有機絶縁膜を形成し、その後、前記第2の接続孔を形成した後、前記第1の接続孔を形成するものである。
【0015】
また、本発明は、半導体チップを構成する半導体基板に形成された所定の素子と、
前記半導体基板上に形成された第1の配線と、
前記第1の配線を通じて前記所定の素子と電気的に接続された第1の電極と、
前記半導体基板上に形成され、前記第1の電極を覆う無機絶縁膜と、
前記無機絶縁膜に前記第1の電極の一部が露出するように形成された第1の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記無機絶縁膜上に堆積された有機絶縁膜と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記有機絶縁膜に、前記第1の電極が露出されるように、かつ、前記第1の接続孔に平面的に内包されるように形成された第2の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記有機絶縁膜上に形成され、前記第2の接続孔を通じて前記第1の電極と電気的に接続された第2の配線と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記第2の配線を覆う絶縁膜に第2の配線の一部が露出するように形成された第3の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に形成され、前記第3の接続孔を通じて前記第2の配線と電気的に接続され、かつ、前記半導体チップを所定の配線基板に実装する際にその配線基板の配線が接続される第2の電極とを有するものである。
【0016】
さらに、本発明は、半導体チップを構成する半導体基板に形成された所定の素子と、
前記半導体基板上に形成された第1の配線と、
前記第1の配線を通じて前記所定の素子と電気的に接続された第1の電極と、
前記半導体基板上に形成され、前記第1の電極を覆う無機絶縁膜と、
前記無機絶縁膜に前記第1の電極の一部が露出するように形成された第1の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記無機絶縁膜上に堆積された有機絶縁膜と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記有機絶縁膜に、前記第1の電極が露出されるように、かつ、前記第1の接続孔を平面的に内包するように形成された第2の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記有機絶縁膜上に形成され、前記第1の接続孔および第2の接続孔を通じて前記第1の電極と電気的に接続された第2の配線と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記第2の配線を覆う絶縁膜に第2の配線の一部が露出するように形成された第3の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に形成され、前記第3の接続孔を通じて前記第2の配線と電気的に接続され、かつ、前記半導体チップを所定の配線基板に実装する際にその配線基板の配線が接続される第2の電極とを有するものである。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0018】
(実施の形態1)
本実施の形態1の半導体装置は、例えば半導体ウエハの状態のまま複数の半導体チップに対して一括してパッケージ・プロセスを施すWPP技術を用いたものである。なお、ここで言うパッケージ・プロセスは、外部端子(ボンディングパッド)を形成した後の工程であって、半導体チップを所定の配線基板に接続するための電極(後述のバンプ電極)の形成工程までを言う。
【0019】
図1は、その半導体装置を構成する半導体チップ1の全体平面図である。半導体チップ1を構成する半導体基板1sは、例えば平面長方形状に形成された単結晶シリコン等の小片からなり、その主面には、例えばDRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory )またはフラッシュメモリ(EEPROM;Electric Erasable and Programmable Read Only Memory )等のようなメモリ回路、マイクロプロセッサ等のような論理回路あるいは上記メモリ回路と論理回路とを同一の半導体基板1sに設けている混載型の回路が形成されている。
【0020】
半導体チップ1の主面中央(半導体チップ1の幅方向中央)には、複数の外部端子(第2の電極)2が半導体チップ1の長手方向に沿って所定の間隔毎に配置されている。外部端子2は、上記回路の引き出し電極であり、ウエハプロセスで形成されている。なお、ここで言うウエハプロセスとは、半導体ウエハに素子および配線(第1の配線)を形成した後、外部端子2を形成して半導体ウエハにおける各半導体チップの電気的特性を検査することが可能な状態になるまでのプロセスを言う。
【0021】
各外部端子2には、再配線(第2の配線)3の一端が電気的に接続されている。この再配線3の他端は、半導体チップ1の中央から長辺の方向に沿って延び、その他端にはランド3aが形成されている。ランド3aは、半導体チップ1の主面に規則的に並んで分散配置されている。各ランド3aの直径は、再配線3の他の部分の幅よりも大きな寸法で形成されており、そのランド3aに電気的に接続された状態でバンプ電極(第2の電極)4が形成されている。バンプ電極4は、上記した外部端子2よりも相対的に大きな寸法(バンプ電極4自体の寸法および隣接間隔)で形成されている。半導体チップ1は、そのバンプ電極4によって所定の配線基板上に実装される。そして、半導体チップ1の外部端子2と上記所定の配線基板の配線とは、バンプ電極4を通じて互いに電気的に接続される。すなわち、本実施の形態1の半導体装置は、例えばCSP(Chip Size Package )構造の半導体装置である。
【0022】
図2は図1の半導体チップ1の要部断面図である。また、図3は図2の外部端子における接続孔部分を抜き出した断面図である。なお、半導体基板1sの主面には上記回路を形成するための素子が形成されているが、図2には図示されない。
【0023】
半導体基板1sの主面上には、層間絶縁膜5が形成されている。層間絶縁膜5は、例えば酸化シリコン膜からなり、その上面には、上記した外部端子2が形成されている。外部端子2は、例えばアルミニウム、アルミニウム−銅合金、アルミニウム−シリコン合金またはアルミニウム−銅−シリコン合金等からなる。なお、外部端子2は層間絶縁膜5中に形成された配線(第1の配線)を通じて半導体基板1sの主面の素子と電気的に接続されている。
【0024】
また、層間絶縁膜5上には、無機絶縁膜6が形成されており、これによって外部端子2の外周近傍の上面および側面が覆われている。無機絶縁膜6は、主として配線(外部端子2を含む)を水分や外気等から保護する、いわゆる表面保護膜に相当する膜であり、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜が覆われてなる積層膜からなり、その厚さは、例えば1.6μm程度である。この無機絶縁膜6には接続孔(第1の接続孔)7aが穿孔されており、その接続孔7aから外部端子2の上面が露出されている。接続孔7a内における無機絶縁膜6の端部の断面形状は、例えば逆テーパ状に形成されている。すなわち、接続孔7aの径が、外部端子2に近づく(図2の下方)にしたがって次第に大径となるように形成されている。なお、無機絶縁膜6に形成される接続孔7aの断面形状は逆テーパ状になり易いが、この逆テーパは故意にしたものではなく、本実施の形態1の効果を説明するために特に示したものである。
【0025】
無機絶縁膜6上には、有機絶縁膜8が形成されている。有機絶縁膜8は、例えばポリイミド系の樹脂からなり、半導体チップ1とこれを実装する配線基板との間の熱応力を緩和する機能を有している。有機絶縁膜8の厚さは、例えば5μm程度である。有機絶縁膜8には、上記接続孔7aと平面的に重なるように(接続孔7aに平面的に内包されるように)接続孔(第2の接続孔)7bが穿孔され、そこから外部端子2の上面が露出されている。
【0026】
ただし、本実施の形態1においては、接続孔7a内における無機絶縁膜6の端部が有機絶縁膜8によって覆われ、その無機絶縁膜6の端部が接続孔7b内に露出されないようになっている。すなわち、接続孔7a,7bの平面的な中心位置は一致しているが、図3(a),(b)にも示すように、接続孔7bの平面寸法Aの方が、接続孔7aの平面寸法Bよりも小さくなるように形成されており、接続孔7a、7bの端部の平面位置は一致しないようになっている。したがって、接続孔7aにおける無機絶縁膜6の端部の断面形状が逆テーパ状であっても有機絶縁膜8に覆われ特に問題がないし、接続孔7b形成時に無機絶縁膜6が削れすぎてしまうとういような問題を考慮する必要もない。上記平面寸法BとAとの差は、無機絶縁膜6の厚さよりも大であることが好ましい。また、本実施の形態1においては、接続孔7bにおける有機絶縁膜8の断面形状が順テーパ状に形成されている。すなわち、接続孔7bの平面寸法Aが外部端子2から離れる(図2の上方)にしたがって次第に大径となるように形成されている。
【0027】
有機絶縁膜8上には、上記した再配線3が形成されている。再配線3は、例えば銅または銅合金からなり、その一端は接続孔7bを通じて外部端子2と電気的に接続されている。本実施の形態1においては、上記したように接続孔7bが順テーパ状に形成され、かつ、その内部に無機絶縁膜6の端部が露出されることもないので、接続孔7b内における再配線3のステップカバレージを向上させることができる。このため、再配線3の断線不良の発生率を低減できる。したがって、半導体装置の信頼性および歩留まりを向上させることが可能となる。
【0028】
また、有機絶縁膜8上には、有機絶縁膜9が堆積され、これによって再配線3が覆われている。この有機絶縁膜9は、例えばポリイミド系の樹脂からなり、半導体チップ1とこれを実装する配線基板との熱応力を緩和する機能を有している。
【0029】
有機絶縁膜9には、接続孔(第3の接続孔)10および開口部11が形成されている。接続孔10からは再配線3の他端が露出されている。開口部11からは外部端子2の上方の再配線3部分が露出されている。接続孔10および開口部11の断面形状も順テーパ状となっている。有機絶縁膜9上には下地金属膜12a、12bが形成されている。この下地金属膜12a、12bは、例えば下層からクロム、ニッケル、銅および金が積み重ねられてなり、それぞれ接続孔10および開口部11を通じて再配線3と電気的に接続されている。一方の下地金属膜12aは、上記ランド3aに相当する部分であり、例えば平面円形状に形成され、その平面寸法は、再配線3の幅よりも大きくなるように形成されている。この下地金属膜12a上には、例えば鉛−錫半田からなるバンプ電極4が形成されている。バンプ電極4の直径は、例えば260μm程度である。
【0030】
次に、本実施の形態1における半導体装置の製造方法の一例を説明する。
【0031】
図4はその製造工程中における半導体基板1s(この段階では半導体ウエハと称する略円形状の半導体の薄板)の要部断面図を示している。半導体基板1sには、上記回路を形成するための素子が既に形成されている。半導体基板1sの主面上には、例えば酸化シリコン膜からなる層間絶縁膜5がCVD法等によって形成されている。この層間絶縁膜5上には、例えばアルミニウム、アルミニウム−銅合金、アルミニウム−シリコン合金またはアルミニウム−銅−シリコン合金からなる外部端子2が形成されている。この外部端子2は、上記材料からなる導体膜をスパッタリング法等によって層間絶縁膜5上に形成した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることで形成されている。
【0032】
まず、このような層間絶縁膜5上に、例えば酸化シリコン膜からなる絶縁膜を、TEOS(Tetraethoxysilane )ガスを用いたCVD法等によって形成した後、さらにその上に窒化シリコン膜をCVD法等によって形成することで無機絶縁膜6を形成し、さらに、通常の通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることで無機絶縁膜6に接続孔7aを穿孔する。接続孔7aからは外部端子2の上面の一部が露出されている。この際、本実施の形態1においては接続孔7aの断面形状が逆テーパ状となっても特に問題ない。
【0033】
続いて、図5に示すように、無機絶縁膜6上に、例えばポリイミド系の樹脂からなる有機絶縁膜8を回転塗布法等によって堆積した後、ウエットエッチング法等によって接続孔7bを穿孔する。接続孔7bからは外部端子7aの上面の一部が露出されるが、無機絶縁膜6の端部は露出されない。すなわち、無機絶縁膜6の端部は接続孔7b内において有機絶縁膜8によって覆われている。また、接続孔7bの断面形状は順テーパ状に形成されている。その後、有機絶縁膜8上に、例えば銅または銅合金からなる導体膜をスパッタリング法等によって堆積した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、図6に示すように、再配線3を形成する。
【0034】
次いで、図7に示すように、有機絶縁膜8上に、例えばポリイミド系の樹脂からなる有機絶縁膜9を回転塗布法等によって堆積した後、その有機絶縁膜9にウエットエッチング法等によって接続孔10および開口部11を形成する。続いて、例えばクロム、ニッケル、銅および金を下層から順にスパッタリング法等によって堆積した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、下地金属膜12a、12bを形成し、さらに、図1,2に示したバンプ電極4を形成する。その後、半導体基板(半導体ウエハ)1sから個々の半導体チップを切り出し、図1、2に示した半導体チップ1を得る。
【0035】
(実施の形態2)
本実施の形態2においては、図8(a)〜(c)に示すように、有機絶縁膜8に穿孔された接続孔7bの平面寸法Aが、無機絶縁膜6に穿孔された接続孔7aの平面寸法Bよりも大きく、接続孔7bから無機絶縁膜6の端部が露出されている。この場合の平面寸法A,Bの差は、無機絶縁膜6の厚さ程度あるいはそれよりも大きくなることが好ましい。本実施の形態2においては、再配線3と外部端子2とを接続する接続孔7a、7bの側面の立ち上がり状態が2段階に別れ、なだらかである。また、接続孔7aにおける無機絶縁膜6の端部が、接続孔7bにおける有機絶縁膜8の端部よりも後退しない。すなわち、接続孔7aの径が接続孔7bの径よりも大きくなる状態にならない。したがって、接続孔7a,7b内での再配線3のステップカバレージを向上させることができるので、再配線3の断線不良の発生率を低減できる。したがって、半導体装置の信頼性および歩留まりを向上させることが可能となる。これ以外の構造は前記実施の形態1と同じなので説明を省略する。なお、図8(a)は半導体装置の製造工程中(バンプ電極形成工程前)の要部断面図である。
【0036】
次に、本実施の形態2の半導体装置の製造方法の一例を説明する。まず、図9(a)に示すように、前記実施の形態1と同様にして、層間絶縁膜5上に、前記無機絶縁膜6を堆積する。これにより、外部端子2の表面(側面および上面)を覆う。続いて、図9(b)に示すように、前記実施の形態1と同様にして、無機絶縁膜6上に、有機絶縁膜8を形成した後にその有機絶縁膜8に接続孔7bを穿孔する。この接続孔7bの断面形状は順テーパ状に形成されている。この段階では、接続孔7bから外部端子2は露出されず、無機絶縁膜6が露出されている。その後、図8(a)に示したように、無機絶縁膜6に接続孔7aを通常のフォトリソグラフィ技術およびドライエッチング技術によって形成する。この際、接続孔7aの平面寸法Bが接続孔7bの平面寸法Aよりも小さくなるようにする。この接続孔7aからは外部端子2の上面の一部が露出されている。このようにして外部端子2を露出させた後、前記実施の形態1と同様にして再配線3を形成する。なお、これ以外は前記実施の形態1と同じなので説明を省略する。
【0037】
また、次のようにすることもできる。まず、図10(a)に示すように、前記実施の形態1と同様にして、層間絶縁膜5上に、前記無機絶縁膜6を堆積し、外部端子2の表面(側面および上面)を被覆した後、その無機絶縁膜6に接続孔7aを通常のフォトリソグラフィ技術およびドライエッチング技術によって形成する。この接続孔7aからは外部端子2の上面の一部が露出されている。続いて、図10(b)に示すように、前記実施の形態1と同様にして、半導体基板1の主面上方に有機絶縁膜8を形成した後にその有機絶縁膜8に接続孔7bを穿孔する。接続孔7bの断面形状は順テーパ状に形成されている。この際、接続孔7bの平面寸法Aが接続孔7aの平面寸法Bよりも大きくなるようにする。その後、図8(a)に示したように、前記実施の形態1と同様にして再配線3を形成する。なお、これ以外は前記実施の形態1と同じなので説明を省略する。
【0038】
(実施の形態3)
本実施の形態3においては、前記無機絶縁膜に接続孔を穿孔する際に、例えば次のようにする。まず、図11(a)に示すように、無機絶縁膜6上に、接続孔形成用のフォトレジスト膜13を形成する。フォトレジスト膜13には、接続孔形成領域が露出され、それ以外の領域が覆われるような開口パターンが形成されている。ここで、その開口パターンの断面形状を順テーパ状に形成する。続いて、そのフォトレジスト膜13をエッチングマスクとして、異方性ドライエッチング処理等によりフォトレジスト膜13から露出される無機絶縁膜6をエッチング除去し、外部端子2の上面の一部が露出するような接続孔7aを穿孔する。この際、フォトレジスト膜13の開口パターンの断面形状が順テーパ状となっていると、無機絶縁膜6に穿孔される接続孔7aの断面形状も順テーパとなる。これは、このドライエッチング処理に際してフォトレジスト膜13も薄いところから次第にエッチング除去されるので開口パターンの開口径が広がってゆくが、それに伴い下層の無機絶縁膜6も接続孔7aの径が平面的に広がる方向に、かつ、その径の寸法ごとに時間的に遅れながら次第にエッチング除去される結果、接続孔7aの断面も順テーパ状となる。
【0039】
このようにして接続孔7aを穿孔した後、フォトレジスト膜13を除去する。その後、前記実施の形態1,2と同様にして、図11(b)に示すように、有機絶縁膜8を堆積し、その有機絶縁膜8に接続孔7bを穿孔した後、前記実施の形態1,2と同様にして、再配線3を形成する。本実施の形態3においては、無機絶縁膜6に穿孔された接続孔7aの断面形状を順テーパ状に形成することにより、接続孔7aにおける再配線3のステップカバレージをさらに向上させることができる。これ以外は前記実施の形態1,2と同じなので説明を省略する。なお、図11(b)は半導体装置の製造工程中(バンプ電極形成工程前)の要部断面図である。
【0040】
(実施の形態4)
本実施の形態4においては、図12に示すように、外部端子2と再配線3との間の絶縁膜を無機絶縁膜6のみで構成し、かつ、無機絶縁膜6に穿孔された接続孔7aの断面形状を順テーパ状としたものである。接続孔7aからは外部端子2の上面一部が露出され、ここを通じて外部端子2と再配線3とが電気的に接続されている。この場合も前記実施の形態1〜3と同様に接続孔7a内における再配線3のステップカバレージを向上させることができる。また、有機絶縁膜8の形成工程をなくせるので、工程の簡略化が可能となる。この接続孔7aの断面形状を順テーパ状とするには、前記実施の形態3の方法を用いると良い。これ以外は、前記実施の形態1〜3と同じなので説明を省略する。なお、図12は半導体装置の製造工程中(バンプ電極形成工程前)の要部断面図である。
【0041】
(実施の形態5)
本実施の形態5においては、図13に示すように、外部端子2と再配線3との間の絶縁膜を有機絶縁膜8のみで構成し、かつ、有機絶縁膜8に穿孔された接続孔7bの断面形状を順テーパ状としたものである。接続孔7bからは外部端子2の上面一部が露出され、ここを通じて外部端子2と再配線3とが電気的に接続されている。この場合も前記実施の形態1〜3と同様に、接続孔7bにおける再配線3のステップカバレージを向上させることができる。また、無機絶縁膜6の形成工程をなくせるので、工程の簡略化が可能となる。これ以外は、前記実施の形態1〜3と同じなので説明を省略する。なお、図13は半導体装置の製造工程中(バンプ電極形成工程前)の要部断面図である。
【0042】
(実施の形態6)
本実施の形態6においては、図14に示すように、外部端子2と再配線3との間の絶縁膜を無機絶縁膜6、14で構成し、かつ、無機絶縁膜6、14に穿孔された接続孔7a1,7a2の断面形状を順テーパ状としたものである。無機絶縁膜14は、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を堆積してなる積層膜からなり、主として半導体チップ1とこれを実装する配線基板との間の熱応力を緩和する機能を有している。すなわち、無機絶縁膜14は、主として応力緩和機能を有している。接続孔7a1,7a2からは外部端子2の上面一部が露出され、ここを通じて外部端子2と再配線3とが電気的に接続されている。この場合も前記実施の形態1〜3と同様に接続孔7a1,7a2内における再配線3のステップカバレージを向上させることができる。また、有機絶縁膜8の形成工程をなくせるので、工程の簡略化が可能となる。この接続孔7a1,7a2の断面形状を順テーパ状とするには、前記実施の形態3の方法を用いると良い。これ以外は、前記実施の形態1〜3と同じなので説明を省略する。なお、図14は半導体装置の製造工程中(バンプ電極形成工程前)の要部断面図である。
【0043】
(実施の形態7)
本実施の形態7においては、図15に示すように、無機絶縁膜6の厚さを前記実施の形態1〜3の場合よりも薄く(例えば0.3〜0.5μm程度に)したものである。有機絶縁膜8に穿孔された接続孔7bからは無機絶縁膜6の端部が露出されている。接続孔7a、7bからは外部端子2の上面一部が露出され、ここを通じて外部端子2と再配線3とが電気的に接続されている。本実施の形態7によれば、接続孔7a内の無機絶縁膜6の端部の断面形状が逆テーパ状となっても、また、その無機絶縁膜6の端部が接続孔7bにおける有機絶縁膜8の端部よりも後退してしまったとしても、無機絶縁膜6の厚さが薄いので、接続孔7a,7b内における再配線3のステップカバレージが劣化することがない。したがって、本実施の形態7においても、前記実施の形態1〜3と同様に、再配線3の不良発生率を低減でき、半導体装置の信頼性および歩留まりを向上させることが可能となっている。これ以外は、前記実施の形態1〜3と同じなので説明を省略する。なお、図15は半導体装置の製造工程中(バンプ電極形成工程前)の要部断面図である。
【0044】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0045】
例えば前記実施の形態1〜7においては、半導体チップの主面上中央に外部端子を配置した場合について説明したが、これに限定されるものではなく、例えば半導体チップの主面上外周近傍に外部端子を配置する構造でも良い。
【0046】
また、次のようにしても良い。まず、前記無機絶縁膜に外部端子が露出される第1の接続孔を形成した後、その接続孔の側面(無機絶縁膜の側面)に、側壁絶縁膜または側壁導体膜をエッチバック法等によって形成する。これにより、その接続孔の端部の断面形状を順テーパ状に形成する。その後、有機絶縁膜を形成した後、外部端子が露出する第2の接続孔を形成する。この場合、第2の接続孔から側壁絶縁膜または側壁導体膜が露出されるようにする。この場合、側壁絶縁膜や側壁導体膜の材料を選択する際に、有機絶縁膜とのエッチング選択比を大きくとれる材料とすることで、有機絶縁膜に第2の接続孔を穿孔する際に、有機絶縁膜と側壁絶縁膜または側壁導体膜とのエッチング選択比を大きくした状態でのエッチング処理により、下層の無機絶縁膜が後退してしまうような不具合を生じさせることなく、第2の接続孔を形成できる。また、側壁絶縁膜や側壁導体膜が形成され順テーパ状となっているので、第2の配線の被覆性も向上させることができる。
【0047】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0048】
(1).本発明によれば、第1の電極と第2の配線とを電気的に接続する接続孔内において第2の配線の段差被覆性を向上させることが可能となる。
【0049】
(2).上記(1)により、上記接続孔内における第2の配線の断線不良発生率を低減できるので、半導体装置の信頼性を向上させることが可能となる。
【0050】
(3).本発明によれば、上記(1)により、上記接続孔内における第2の配線の断線不良発生率を低減できるので、半導体装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置を構成する半導体チップの全体平面図である。
【図2】図1の半導体チップの要部断面図である。
【図3】(a)は図2の半導体チップの要部断面図であり、(b)は(a)の平面図である。
【図4】図1の半導体装置の製造工程中における要部断面図である。
【図5】図4に続く図1の半導体装置の製造工程中における要部断面図である。
【図6】図5に続く図1の半導体装置の製造工程中における要部断面図である。
【図7】図6に続く図1の半導体装置の製造工程中における要部断面図である。
【図8】(a)は本発明の他の実施の形態である半導体装置の要部断面図であり、(b)は(a)のさらに要部のみを抜き出した要部断面図であり、(c)は(b)の平面図である。
【図9】(a),(b)は図8の半導体装置の製造工程中における要部断面図である。
【図10】(a),(b)は図8の半導体装置の製造工程中における要部断面図である。
【図11】(a),(b)は本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図12】本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図13】本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図14】本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図15】本発明のさらに他の実施の形態である半導体装置の製造工程中における要部断面図である。
【符号の説明】
1 半導体チップ
1s 半導体基板
2 外部端子(第1の電極)
3 再配線(第2の配線)
3a ランド
4 バンプ電極(第2の電極)
5 層間絶縁膜
6 無機絶縁膜
7a 接続孔(第1の接続孔)
7b 接続孔(第2の接続孔)
8 有機絶縁膜
9 有機絶縁膜
10 接続孔(第3の接続孔)
11 開口部
12a、12b 下地金属膜
13 フォトレジスト膜
14 無機絶縁膜
Claims (4)
- (a)半導体ウエハの半導体チップに所定の素子を形成する工程と、
(b)前記半導体ウエハの主面上に第1の配線を形成する工程と、
(c)前記半導体ウエハの主面上に前記第1の配線を通じて前記所定の素子と電気的に接続される第1の電極を形成する工程と、
(d)前記半導体ウエハの主面上に前記第1の電極を覆う無機絶縁膜を形成する工程と、
(e)前記無機絶縁膜において前記第1の電極に平面的に重なる位置に断面形状が逆テーパとなる第1の接続孔を形成する工程と、
(f)前記無機絶縁膜上に有機絶縁膜を形成する工程と、
(g)前記有機絶縁膜において前記第1の電極に平面的に重なる位置に断面形状が順テーパとなる第2の接続孔を形成する工程と、
(h)前記有機絶縁膜上に、前記第2の接続孔を通じて第1の電極と電気的に接続される第2の配線を形成する工程と、
(i)前記第2の配線を覆う絶縁膜を形成した後、その絶縁膜に第2の配線の一部が露出する第3の接続孔を形成する工程と、
(j)前記第3の接続孔を通じて前記第2の配線と電気的に接続され、かつ、前記半導体チップを所定の配線基板に実装する際にその配線基板の配線が接続される第2の電極を形成する工程と、
(k)前記(j)工程後、前記半導体ウエハから半導体チップを切り出す工程とを有し、前記第1の接続孔によって形成された前記無機絶縁膜の端部が露出しないように前記第2の接続孔を形成することを特徴とする半導体装置の製造方法。 - 前記第2の接続孔の上部の平面寸法と前記第2の接続孔の下部の平面寸法との差は、前記無機絶縁膜の厚さよりも大きいことを特徴とする請求項1記載の半導体装置の製造方法。
- 半導体チップを構成する半導体基板に形成された所定の素子と、
前記半導体基板上に形成された第1の配線と、
前記第1の配線を通じて前記所定の素子と電気的に接続された第1の電極と、
前記半導体基板上に形成され、前記第1の電極を覆う無機絶縁膜と、
前記無機絶縁膜に前記第1の電極の一部が露出するように形成された第1の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記無機絶縁膜上に堆積された有機絶縁膜と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記有機絶縁膜に、前記第1の電極が露出されるように、かつ、前記第1の接続孔によって形成された前記無機絶縁膜の端部が露出しないように形成された第2の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記有機絶縁膜上に形成され、前記第2の接続孔を通じて前記第1の電極と電気的に接続された第2の配線と、
前記半導体チップに分離される前の半導体ウエハの状態の際に、前記第2の配線を覆う絶縁膜に第2の配線の一部が露出するように形成された第3の接続孔と、
前記半導体チップに分離される前の半導体ウエハの状態の際に形成され、前記第3の接続孔を通じて前記第2の配線と電気的に接続され、かつ、前記半導体チップを所定の配線基板に実装する際にその配線基板の配線が接続される第2の電極とを有し、
前記無機絶縁膜の端部の断面形状は逆テーパ状であって、
前記第2の接続孔によって形成された前記有機絶縁膜の端部の断面形状は順テーパ状であることを特徴とする半導体装置。 - 前記第2の接続孔の上部の平面寸法と前記第2の接続孔の下部の平面寸法との差は、前記無機絶縁膜の厚さよりも大きいことを特徴とする請求項3記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15593799A JP3729680B2 (ja) | 1999-06-03 | 1999-06-03 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15593799A JP3729680B2 (ja) | 1999-06-03 | 1999-06-03 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000349189A JP2000349189A (ja) | 2000-12-15 |
JP3729680B2 true JP3729680B2 (ja) | 2005-12-21 |
Family
ID=15616786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15593799A Expired - Fee Related JP3729680B2 (ja) | 1999-06-03 | 1999-06-03 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3729680B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3726906B2 (ja) | 2003-03-18 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2012074487A (ja) * | 2010-09-28 | 2012-04-12 | Toppan Printing Co Ltd | 半導体パッケージの製造方法 |
TWI754997B (zh) | 2019-07-31 | 2022-02-11 | 日商村田製作所股份有限公司 | 半導體裝置及高頻模組 |
JP2021197474A (ja) | 2020-06-16 | 2021-12-27 | 株式会社村田製作所 | 半導体装置 |
-
1999
- 1999-06-03 JP JP15593799A patent/JP3729680B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000349189A (ja) | 2000-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8338958B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100881199B1 (ko) | 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법 | |
JP4775007B2 (ja) | 半導体装置及びその製造方法 | |
KR100659801B1 (ko) | 반도체 집적 회로 제조 방법 | |
US9105588B2 (en) | Semiconductor component having a second passivation layer having a first opening exposing a bond pad and a plurality of second openings exposing a top surface of an underlying first passivation layer | |
JP2001015403A (ja) | 半導体装置 | |
TWI600125B (zh) | 晶片封裝體及其製造方法 | |
TW536780B (en) | Semiconductor device bonding pad resist to stress and method of fabricating the same | |
US20070267738A1 (en) | Stack-type semiconductor device having cooling path on its bottom surface | |
US20020100949A1 (en) | Bonding pad structure of semiconductor device and method for fabricating the same | |
US6818539B1 (en) | Semiconductor devices and methods of fabricating the same | |
JP2009124042A (ja) | 半導体装置 | |
KR100691051B1 (ko) | 반도체 디바이스 및 본드 패드 형성 프로세스 | |
CN108155155B (zh) | 半导体结构及其形成方法 | |
JP2013247139A (ja) | 半導体装置及びその製造方法 | |
JP3729680B2 (ja) | 半導体装置の製造方法および半導体装置 | |
US6734093B1 (en) | Method for placing active circuits beneath active bonding pads | |
JP2002093811A (ja) | 電極および半導体装置の製造方法 | |
JP2006041512A (ja) | マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ | |
JP4350321B2 (ja) | 半導体素子のボンディングパッド構造体及びその製造方法 | |
KR20060097442A (ko) | 그루브들을 갖는 본딩패드 및 그 제조방법 | |
JP3915670B2 (ja) | 半導体装置およびその製造方法 | |
US7696615B2 (en) | Semiconductor device having pillar-shaped terminal | |
KR100439835B1 (ko) | 멀티-플로빙용 패드 및 그 제조방법 | |
US20230069490A1 (en) | Semiconductor package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050808 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051004 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131014 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |