KR20060097442A - 그루브들을 갖는 본딩패드 및 그 제조방법 - Google Patents

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KR20060097442A
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문일영
조영승
이권재
한성희
송보영
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삼성전자주식회사
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Abstract

그루브들을 갖는 반도체소자의 본딩패드를 제공한다. 상기 본딩패드는 반도체기판 상에 차례로 적층된 복수의 층간절연막들을 구비한다. 상기 층간절연막 상에 하부 도전성패턴이 배치된다. 상기 하부 도전성패턴을 갖는 반도체기판 상에 금속 층간절연막으로 덮인다. 상기 금속 층간절연막 상에 상부 도전성패턴이 제공된다. 상기 상부 도전성패턴의 적어도 일부영역은 상기 금속 층간절연막을 관통하여 상기 하부 도전성패턴에 접촉된다. 또한, 상기 상부 도전성패턴의 상부면은 서로 평행한 복수의 그루브들을 갖는다. 상기 본딩패드의 제조방법 또한 제공된다.

Description

그루브들을 갖는 본딩패드 및 그 제조방법{Bonding pad having groves and method of fabricating the same}
도 1은 종래기술에 의한 반도체소자의 본딩패드 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시 예에 따른 반도체소자의 본딩패드를 보여주는 평면도이다.
도 3 및 도 4는 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 5 및 도 6은 본 발명의 다른 실시 예에 따른 반도체소자의 본딩패드를 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 그루브들을 갖는 반도체소자의 본딩패드 및 그 제조방법에 관한 것이다.
반도체소자의 본딩패드(bonding pad)는 반도체 칩 내부의 회로들을 외부와 전기적으로 연결해주는 통로의 역할을 한다. 일반적으로, 반도체기판 상에 상기 회로들을 형성하는 동안 상기 본딩패드(bonding pad) 또한 함께 형성한다. 이후, 반 도체 패키지(package) 공정에서 상기 본딩패드(bonding pad) 상에 골드와이어(gold wire)와 같은 금속배선을 접착하여 외부로 연결한다. 상기 본딩패드와 상기 골드와이어를 접착하는 기술에는 열과 진동을 이용하여 압착하는 방식이 널리 사용된다.
도 1은 종래기술에 의한 반도체소자의 본딩패드 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래기술에 의한 반도체소자의 형성방법은, 일반적으로 반도체기판(11) 상에 트랜지스터 및 비트라인과 같은 하부회로들(도시하지 않음)을 형성하는 것을 포함한다. 이어서, 상기 하부회로들 상에 층간절연막(13)을 형성한다. 상기 층간절연막(13) 상에 하부 금속패턴(15)을 형성한다. 상기 하부 금속패턴(15) 상에 금속 층간절연막(17)을 형성한다. 상기 금속 층간절연막(17)을 패터닝하여 상기 하부 금속패턴(15)의 소정영역을 노출시킨다. 상기 노출된 하부 금속패턴(15) 상에 상부 금속막을 형성한다. 상기 상부 금속막을 패터닝하여 본딩패드(19)를 형성한다. 상기 본딩패드(19)를 갖는 반도체기판(11) 전면상에 보호막(21)을 형성한다. 상기 보호막(21)을 부분적으로 제거하여 본딩영역(W)을 노출시킨다. 즉, 상기 본딩패드(19)의 가장자리는 상기 보호막(21)으로 덮인다. 상기 본딩영역(W)은 패키지 공정 시 상기 골드와이어가 접착되는 영역이다.
통상적으로, 상기 상부 금속막은 PVD(physical vapor deposition)법 또는 CVD(chemical vapor deposition)법에 의한 증착공정 및 열처리 공정을 통하여 형성한다. 이에 따라, 상기 본딩패드(19)는 표면 거칠기가 매우 낮은 상태, 즉, 평평한 상부면을 갖는다. 상기 평평한 상부면을 갖는 본딩패드(19)는 상기 골드와이어를 접착하는 공정에서 접착 성공률을 저하시킨다.
이에 더하여, 상기 반도체소자의 집적도를 높이려면 상기 본딩패드(19)는 더욱 작아져야하며 상기 골드와이어는 더욱 가는 것을 사용하는 것이 유리하다. 이 경우에, 상기 접착 성공률은 더욱 저하된다.
상기와 같은 문제점들을 개선하기 위한 본딩패드의 제조방법이 미국특허 제6,599,578 B2호에 "집적회로의 본딩 강도 개선(Method for improving integrated circuits bonding firmness)"이라는 제목으로 펭등(Peng et al.)에 의하여 개시된바 있다.
펭등에 따르면, 본딩패드 하부의 금속 층간절연막 상에 메쉬 형태의 요철 패턴이 제공된다. 상기 요철 패턴을 갖는 금속 층간절연막 상에 본딩패드 금속층이 덮여진다. 이에 따라, 상기 본딩패드 금속층은 요철 패턴이 형성된 상부면을 갖는다. 상기 요철 패턴은 집적회로의 본딩 강도를 개선해주는 역할을 한다.
그럼에도 불구하고, 상기 패키지 공정의 접착 성공률을 높이기 위하여 상기 본딩패드의 개선 노력이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 유효 표면적을 크게 할 수 있는 반도체소자의 본딩패드를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 유효 표면적을 크게 할 수 있는 본딩패드의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 그루브들을 갖는 반도체소자의 본딩패드를 제공한다. 상기 본딩패드는 반도체기판 및 상기 반도체기판 상에 차례로 적층된 복수의 층간절연막들을 구비한다. 상기 층간절연막 상에 하부 도전성패턴이 배치된다. 상기 하부 도전성패턴을 갖는 반도체기판 상에 금속 층간절연막으로 덮인다. 상기 금속 층간절연막 상에 상부 도전성패턴이 제공된다. 상기 상부 도전성패턴의 적어도 일부영역은 상기 금속 층간절연막을 관통하여 상기 하부 도전성패턴에 접촉된다. 또한, 상기 상부 도전성패턴의 상부면은 서로 평행한 복수의 그루브들을 갖는다.
본 발명의 몇몇 실시 예들에서, 상기 상부 도전성패턴은 상기 하부 도전성패턴 및 적어도 하나의 상기 층간절연막을 관통하여 하부영역에 접촉할 수 있다.
또한, 본 발명은, 본딩패드의 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 복수의 층간절연막들을 차례로 형성하는 것을 포함한다. 상기 층간절연막 상에 하부 도전성패턴을 형성한다. 상기 하부 도전성패턴을 갖는 반도체기판 상을 덮도록 금속 층간절연막을 형성한다. 상기 금속 층간절연막을 부분적으로 제거하여 상기 하부 도전성패턴의 상부면을 부분적으로 노출시킨다. 상기 금속 층간절연막 상에 상부 도전성패턴을 형성한다. 상기 상부 도전성패턴의 상부면에 서로 평행한 복수의 그루브들이 형성된다.
몇몇 실시 예들에서, 상기 층간절연막 상에 하부 도전막을 형성할 수 있다. 상기 하부 도전막을 패터닝하여 상기 하부 도전성패턴을 형성할 수 있다. 상기 하 부 도전성패턴은 서로 평행한 복수의 하부 콘택슬릿들을 갖도록 형성할 수 있다. 상기 하부 콘택슬릿들 내에는 상기 층간절연막이 노출될 수 있다. 이 경우에, 상기 금속 층간절연막을 부분적으로 제거하여 상기 하부 도전성패턴의 상부면을 부분적으로 노출시킨 후, 상기 하부 도전성패턴을 식각마스크로 사용하여 상기 층간절연막을 부분적으로 제거하여 상기 하부 콘택슬릿들을 아래로 리세스 시킬 수 있다. 또한, 상기 상부 도전성패턴은 상기 하부 콘택슬릿들을 채우며 상기 층간절연막의 하부영역에 접촉하도록 형성할 수 있다.
다른 실시 예들에서, 상기 금속 층간절연막 상을 덮는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 금속 층간절연막을 식각하여 서로 평행한 복수의 콘택슬릿들을 형성할 수 있다. 상기 콘택슬릿들 내에는 상기 하부 도전성패턴의 상부면이 부분적으로 노출될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예에 따른 반도체소자의 본딩패드를 보여주는 평면도이고, 도 3 및 도 4는 도 2의 절단선 I-I'에 따라 취해진 단면도들이다. 또한 도 5 및 도 6은 본 발명의 다른 실시 예에 따른 반도체소자의 본딩패드를 보여주는 단면도들이다.
먼저 도 2 및 도 4를 참조하여 본 발명의 실시 예에 따른 반도체소자의 본딩패드를 설명하기로 한다.
도 2 및 도 4를 참조하면, 본 발명의 실시 예에 따른 반도체소자의 본딩패드는 반도체기판(51) 상에 형성된 복수의 층간절연막들(59)을 포함한다. 상기 층간절연막들(59)은 예를 들면, 차례로 적층된 하부 층간절연막(53), 중간 층간절연막(55) 및 상부 층간절연막(57)일 수 있다. 또한, 상기 층간절연막들(59) 내에는 트랜지스터 및 비트라인과 같은 하부회로들이 개재될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 층간절연막들(59) 상에 하부 도전성패턴(61)이 배치된다. 상기 하부 도전성패턴(61)을 갖는 반도체기판(51) 상은 금속 층간절연막(63)으로 덮여진다. 상기 금속 층간절연막(63) 상에 상기 하부 도전성패턴(61)과 중첩된 영역을 갖는 상부 도전성패턴(65)이 배치된다.
상기 금속 층간절연막(63)의 일부영역에 서로 평행한 복수의 콘택슬릿들이 제공될 수 있다. 상기 콘택슬릿들은 상기 상부 도전성패턴(65) 과 상기 하부 도전성패턴(61) 사이에 개재되는 것이 바람직하다. 이 경우, 상기 상부 도전성패턴(65)은 상기 콘택슬릿들을 통하여 상기 하부 도전성패턴(61)에 접촉된다. 또한, 상기 콘택슬릿들의 상부에 서로 평행한 복수의 그루브들(65G)이 제공된다. 상기 그루브 들(65G)은 상기 콘택슬릿들에 대응하여 상기 상부 도전성패턴(65)의 상부면에 제공될 수 있다.
상기 상부 도전성패턴(65) 및 상기 그루브들(65G)을 갖는 반도체기판(51) 상은 보호막(67)으로 덮여진다. 또한, 상기 상부 도전성패턴(65) 상의 본딩영역(W)은 노출된다. 즉, 상기 상부 도전성패턴(65)의 가장자리는 상기 보호막(67)으로 덮여질 수 있다. 상기 본딩영역(W)은 패키지 공정 시 상기 골드와이어가 접착되는 영역이다.
상기 그루브들(65G)은 종래의 본딩영역(W)에 비하여 상대적으로 넓은 유효 접촉면적을 제공해준다. 즉, 상기 그루브들(65G)을 갖는 반도체소자의 상기 본딩영역(W)은 패키지 공정의 골드와이어 접착 성공률을 현저히 높여준다.
이제 도 2 및 도 6을 참조하여 본 발명의 다른 실시 예에 따른 반도체소자의 본딩패드를 설명하기로 한다.
도 2 및 도 6을 참조하면, 본 발명의 다른 실시 예에 따른 반도체소자의 본딩패드는 반도체기판(51) 상에 형성된 복수의 층간절연막들(59)을 포함한다. 상기 층간절연막들(59)은 예를 들면, 차례로 적층된 하부 층간절연막(53), 중간 층간절연막(55) 및 상부 층간절연막(57)일 수 있다. 상기 층간절연막들(59) 상에 하부 도전성패턴(61)이 배치된다. 상기 하부 도전성패턴(61)을 갖는 반도체기판(51) 상은 금속 층간절연막(63)으로 덮여진다. 상기 금속 층간절연막(63) 상에 상기 하부 도전성패턴(61)과 중첩된 영역을 갖는 상부 도전성패턴(65)이 배치된다.
상기 상부 도전성패턴(65)의 하부에 상기 하부 도전성패턴(61) 및 적어도 하 나의 상기 층간절연막(59)을 관통하는 복수의 하부 콘택슬릿들이 제공될 수 있다. 상기 하부 콘택슬릿들은 서로 평행하게 배치할 수 있다. 예를 들면, 상기 하부 콘택슬릿들은 상기 하부 도전성패턴(61), 상기 상부 층간절연막(57) 및 상기 중간 층간절연막(55)을 차례로 관통하여 상기 하부 층간절연막(53)을 노출시킬 수 있다. 이 경우, 상기 상부 도전성패턴(65)은 상기 하부 콘택슬릿들을 통하여 상기 노출된 하부 층간절연막(53)에 접촉된다. 또한, 상기 하부 콘택슬릿들의 상부에 서로 평행한 복수의 그루브들(65G)이 제공된다. 상기 그루브들(65G)은 상기 하부 콘택슬릿들에 대응하여 상기 상부 도전성패턴(65)의 상부면에 제공될 수 있다. 이에 더하여, 상기 상부 도전성패턴(65) 과 상기 하부 도전성패턴(61) 사이에는 상기 금속 층간절연막(63)이 부분적으로 제거될 수 있다. 즉, 상기 금속 층간절연막(63)은 상기 하부 도전성패턴(61)의 가장자리 및 상기 상부 층간절연막(57)을 덮도록 배치할 수 있다. 이 경우에, 상기 상부 도전성패턴(65) 과 상기 하부 도전성패턴(61)은 더욱 넓은 접촉면을 가질 수 있다.
상기 상부 도전성패턴(65) 및 상기 그루브들(65G)을 갖는 반도체기판(51) 상은 보호막(67)으로 덮여진다. 또한, 상기 상부 도전성패턴(65) 상의 본딩영역(W)은 노출된다. 즉, 상기 상부 도전성패턴(65)의 가장자리는 상기 보호막(67)으로 덮여질 수 있다.
이어서, 도 2, 도 3 및 도 4를 참조하여 본 발명의 실시 예에 따른 본딩패드의 제조방법들을 설명하기로 한다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 본딩패드의 제조방법들 은 반도체기판(51) 상에 형성된 복수의 층간절연막들(59)을 형성하는 것을 포함한다. 상기 층간절연막들(59)은 예를 들면, 하부 층간절연막(53), 중간 층간절연막(55) 및 상부 층간절연막(57)을 차례로 적층하여 형성할 수 있다. 또한, 상기 층간절연막들(59) 내에는 트랜지스터 및 비트라인과 같은 하부회로들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 층간절연막들(59)은 실리콘산화막과 같은 절연막으로 형성할 수 있다.
상기 층간절연막들(59) 상에 하부 도전막을 형성한다. 상기 하부 도전막은 차례로 적층된 장벽금속막 및 금속막으로 형성할 수 있다. 또한, 상기 하부 도전막은 상기 금속막 만으로 형성할 수도 있다. 상기 하부 도전막을 패터닝하여 하부 도전성패턴(61)을 형성한다.
상기 하부 도전성패턴(61)을 갖는 반도체기판(51) 상에 금속 층간절연막(63)을 형성한다. 상기 금속 층간절연막(63)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 금속 층간절연막(63) 상을 덮는 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 금속 층간절연막(63)을 식각하여 복수의 콘택슬릿들(63G)을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴은 통상의 애슁 공정을 이용하여 제거될 수 있다. 상기 콘택슬릿들(63G)은, 도 2 에 도시된 바와 같이, 서로 평행하게 형성할 수 있다. 그 결과, 상기 콘택슬릿들(63G) 내에 상기 하부 도전성패턴(61)의 상부면이 노출될 수 있다.
도 2 및 도 4를 참조하면, 상기 콘택슬릿들(63G)을 갖는 반도체기판(51) 상 에 상부 도전막을 형성한다. 상기 상부 도전막은 차례로 적층된 장벽금속막 및 금속막으로 형성할 수 있다. 또한, 상기 상부 도전막은 상기 금속막 만으로 형성할 수도 있다. 예를 들면, 상기 금속막은 알루미늄막으로 형성할 수 있다. 상기 상부 도전막을 패터닝하여 상부 도전성패턴(65)을 형성한다. 상기 상부 도전성패턴(65)은 상기 하부 도전성패턴(61)과 적어도 일부영역이 중첩하도록 형성한다. 그 결과, 상기 상부 도전성패턴(65)은 상기 콘택슬릿들(63G)을 통하여 상기 하부 도전성패턴(61)에 접촉된다. 또한, 상기 콘택슬릿들(63G)의 상부에 서로 평행한 복수의 그루브들(65G)이 형성된다. 상기 그루브들(65G)은 상기 콘택슬릿들(63G)에 대응하여 상기 상부 도전성패턴(65)의 상부면에 형성될 수 있다.
상기 상부 도전성패턴(65) 및 상기 그루브들(65G)을 갖는 반도체기판(51) 상에 보호막(67)을 형성할 수 있다. 상기 보호막(67)은 예를 들면, 실리콘질화막과 같은 절연막으로 형성할 수 있다. 상기 보호막(67)을 패터닝하여 상기 상부 도전성패턴(65) 상의 본딩영역(W)을 노출시킨다. 즉, 상기 상부 도전성패턴(65)의 가장자리는 상기 보호막(67)으로 덮여질 수 있다.
이어서, 도 2, 도 5 및 도 6을 참조하여 본 발명의 다른 실시 예에 따른 본딩패드의 제조방법들을 설명하기로 한다.
도 2 및 도 5를 참조하면, 본 발명의 다른 실시 예에 따른 본딩패드의 제조방법들은 반도체기판(51) 상에 형성된 복수의 층간절연막들(59)을 형성하는 것을 포함한다. 상기 층간절연막들(59)은 예를 들면, 하부 층간절연막(53), 중간 층간절연막(55) 및 상부 층간절연막(57)을 차례로 적층하여 형성할 수 있다.
상기 층간절연막들(59) 상에 하부 도전막을 형성한다. 상기 하부 도전막은 차례로 적층된 장벽금속막 및 금속막으로 형성할 수 있다. 또한, 상기 하부 도전막은 상기 금속막 만으로 형성할 수도 있다. 상기 하부 도전막을 패터닝하여 하부 도전성패턴(61)을 형성한다. 상기 하부 도전성패턴(61)은 상기 층간절연막들(59)을 노출시키는 하부 콘택슬릿들(64G)을 갖도록 형성할 수 있다. 상기 하부 콘택슬릿들(64G)은 서로 평행하게 형성할 수 있다.
상기 하부 도전성패턴(61)을 갖는 반도체기판(51) 상에 금속 층간절연막(63)을 형성한다. 상기 금속 층간절연막(63) 상을 덮는 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 금속 층간절연막(63)을 식각하여 상기 하부 도전성패턴(61)을 부분적으로 노출시킨다. 즉, 상기 금속 층간절연막(63)은 상기 하부 도전성패턴(61)의 가장자리를 덮도록 형성할 수 있다. 이어서, 상기 포토레지스트 패턴 및 상기 하부 도전성패턴(61)을 식각마스크로 사용하여 상기 층간절연막들(59)을 식각하여 상기 하부 콘택슬릿들(64G)을 아래로 리세스 한다. 예를 들면, 상기 하부 콘택슬릿들(64G)은 상기 상부 층간절연막(57) 및 상기 중간 층간절연막(55)을 차례로 관통하여 상기 하부 층간절연막(53)을 노출시킬 수 있다. 이후, 상기 포토레지스트 패턴을 제거한다. 상기 하부 콘택슬릿들(64G)은, 도 2 에 도시된 바와 같이, 서로 평행하게 형성할 수 있다. 그 결과, 상기 하부 콘택슬릿들(64G) 내에 상기 하부 층간절연막(53)의 상부면이 노출될 수 있다.
도 2 및 도 6을 참조하면, 상기 하부 콘택슬릿들(64G)을 갖는 반도체기판 (51) 상에 상부 도전막을 형성한다. 상기 상부 도전막은 차례로 적층된 장벽금속막 및 금속막으로 형성할 수 있다. 또한, 상기 상부 도전막은 상기 금속막 만으로 형성할 수도 있다. 예를 들면, 상기 금속막은 알루미늄막으로 형성할 수 있다. 상기 상부 도전막을 패터닝하여 상부 도전성패턴(65)을 형성한다. 상기 상부 도전성패턴(65)은 상기 하부 도전성패턴(61)과 적어도 일부영역이 중첩하도록 형성한다. 그 결과, 상기 상부 도전성패턴(65)은 상기 하부 콘택슬릿들(64G)을 통하여 상기 하부 층간절연막(53)에 접촉될 수 있다. 또한, 상기 하부 콘택슬릿들(64G)의 상부에 서로 평행한 복수의 그루브들(65G)이 형성된다. 상기 그루브들(65G)은 상기 하부 콘택슬릿들(64G)에 대응하여 상기 상부 도전성패턴(65)의 상부면에 형성될 수 있다.
상기 상부 도전성패턴(65) 및 상기 그루브들(65G)을 갖는 반도체기판(51) 상에 보호막(67)을 형성할 수 있다. 상기 보호막(67)을 패터닝하여 상기 상부 도전성패턴(65) 상의 본딩영역(W)을 노출시킨다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다.
상술한 바와 같이 본 발명에 따르면, 서로 평행한 복수의 그루브들을 갖는 상부 도전성패턴이 제공된다. 상기 상부 도전성패턴의 적어도 일부영역은 상기 금속 층간절연막을 관통하여 상기 하부 도전성패턴에 접촉된다. 또한, 상기 상부 도전성패턴은 상기 하부 도전성패턴 및 적어도 하나의 층간절연막을 관통하여 하부영역에 접촉될 수도 있다. 상기 그루브들은 종래의 본딩패드에 비하여 상대적으로 넓 은 유효 접촉면적을 제공해준다. 이에 따라, 상기 그루브들을 갖는 본딩패드는 패키지 공정의 골드와이어 접착 성공률을 현저히 높일 수 있다.

Claims (7)

  1. 반도체기판;
    상기 반도체기판 상에 차례로 적층된 복수의 층간절연막들;
    상기 층간절연막 상에 형성된 하부 도전성패턴;
    상기 하부 도전성패턴을 갖는 반도체기판 상을 덮는 금속 층간절연막; 및
    상기 금속 층간절연막 상에 형성된 상부 도전성패턴을 포함하되, 상기 상부 도전성패턴의 적어도 일부영역은 상기 금속 층간절연막을 관통하여 상기 하부 도전성패턴에 접촉되고, 상기 상부 도전성패턴의 상부면은 서로 평행한 복수의 그루브들을 갖는 것을 특징으로 하는 반도체소자의 본딩패드.
  2. 제 1 항에 있어서,
    상기 상부 도전성패턴은 상기 하부 도전성패턴 및 적어도 하나의 상기 층간절연막을 관통하여 하부영역에 접촉하는 것을 특징으로 하는 반도체소자의 본딩패드.
  3. 반도체기판 상에 복수의 층간절연막들을 차례로 형성하고,
    상기 층간절연막 상에 하부 도전성패턴을 형성하고,
    상기 하부 도전성패턴을 갖는 반도체기판 상을 덮도록 금속 층간절연막을 형성하고,
    상기 금속 층간절연막을 부분적으로 제거하여 상기 하부 도전성패턴의 상부면을 부분적으로 노출시키고,
    상기 금속 층간절연막 상에 상부 도전성패턴을 형성하는 것을 포함하되, 상기 상부 도전성패턴의 상부면에 서로 평행한 복수의 그루브들을 형성하는 것을 특징으로 하는 본딩패드 제조방법.
  4. 제 3 항에 있어서,
    상기 하부 도전성패턴을 형성하는 것은,
    상기 층간절연막 상에 하부 도전막을 형성하고,
    상기 하부 도전막을 패터닝하여 상기 층간절연막을 노출시키는 서로 평행한 복수의 하부 콘택슬릿들을 형성하는 공정을 포함하는 본딩패드 제조방법.
  5. 제 4 항에 있어서,
    상기 금속 층간절연막을 부분적으로 제거하여 상기 하부 도전성패턴의 상부면을 부분적으로 노출시킨 후,
    상기 하부 도전성패턴을 식각마스크로 사용하여 상기 층간절연막을 부분적으로 제거하여 상기 하부 콘택슬릿들을 아래로 리세스 시키는 공정을 더 포함하는 본딩패드 제조방법.
  6. 제 5 항에 있어서,
    상기 상부 도전성패턴은 상기 하부 콘택슬릿들을 채우며 상기 층간절연막의 하부영역에 접촉하도록 형성하는 것을 특징으로 하는 본딩패드 제조방법.
  7. 제 3 항에 있어서,
    상기 금속 층간절연막을 부분적으로 제거하는 것은,
    상기 금속 층간절연막 상을 덮는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 금속 층간절연막을 식각하여 상기 하부 도전성패턴의 상부면을 부분적으로 노출시키는 서로 평행한 복수의 콘택슬릿들을 형성하는 공정을 포함하는 본딩패드 제조방법.
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