TWI534969B - 晶片封裝體及其製造方法 - Google Patents

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Description

晶片封裝體及其製造方法
本發明係有關於一種晶片封裝技術，特別為有關於一種晶片封裝體及其製造方法。
晶片封裝製程是形成電子產品過程中之重要步驟。晶片封裝體除了將晶片保護於其中，使其免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。傳統晶片封裝體的製程涉及多道的圖案化製程與材料沉積製程，不僅耗費生產成本，亦需較長的製程時間。
因此，有必要尋求一種新穎的晶片封裝體及其製造方法，其能夠解決或改善上述的問題，並提供更為簡化與快速的晶片封裝技術。
本發明實施例係提供一種晶片封裝體，包括一晶片，其具有上表面、下表面及側壁，且包括一信號接墊區鄰近於上表面。一第一凹口沿著側壁自上表面朝下表面延伸。至少一個第二凹口自第一凹口的一第一底部朝下表面延伸。第一凹口及第二凹口更沿著上表面的一側邊橫向延伸，且第一凹口沿著側邊延伸的長度大於第二凹口沿著側邊延伸的長度。一重佈線層電性連接信號接墊區且延伸至第二凹口內。
本發明實施例係提供一種晶片封裝體的製造方法，包括提供一晶圓，其包括複數晶片，每一晶片具有一上表面及一下表面且包括一信號接墊區鄰近於上表面。形成一第一凹口，自上表面朝下表面延伸。形成至少一個第二凹口，自第一凹口的一第一底部朝下表面延伸。形成一重佈線層，電性連接信號接墊區且延伸至第二凹口內。切割晶圓以分離晶片，使得每一晶片具有一側壁，且第一凹口沿著側壁延伸。第一凹口及第二凹口更沿著上表面的一側邊橫向延伸，且第一凹口沿著側邊延伸的長度大於第二凹口沿著側邊延伸的長度。
100‧‧‧晶片
100a‧‧‧上表面
100b‧‧‧下表面
101、102、103、104‧‧‧側邊
140、260‧‧‧絕緣層
150‧‧‧基底
160‧‧‧信號接墊區
200‧‧‧感測區或元件區
220‧‧‧第一凹口
220a‧‧‧第一側壁
220b‧‧‧第一底部
230‧‧‧第二凹口
230a‧‧‧第二側壁
230b‧‧‧第二底部
280‧‧‧重佈線層
300‧‧‧保護層
320、340‧‧‧開口
360‧‧‧黏著層
380‧‧‧晶片、中介層或電路板
440‧‧‧導電結構/接線
440a‧‧‧第一端點
440b‧‧‧第二端點
440c‧‧‧最高部分
D1、D2‧‧‧深度
L1、L 2‧‧‧長度
P‧‧‧部分
SC‧‧‧切割道
W1、W 2‧‧‧寬度
第1至6圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
第7圖係繪示出根據本發明一實施例之晶片封裝體的平面示意圖。
第8圖係繪示出第7圖中晶片封裝體之部分P的放大立體圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/ 或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝感測晶片，例如指紋辨識器等生物辨識晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System，MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線、電容及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package，WSP)的部分或全部製程對影像感測元件、發光二極體(light-emitting diodes，LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體 電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。
請參照第6圖，其繪示出根據本發明一實施例之晶片封裝體的剖面示意圖。為了簡化圖式，此處僅繪示出一部分的晶片封裝體。在本實施例中，晶片封裝體包括一晶片100、一第一凹口220、一第二凹口230及一重佈線層(redistribution layer，RDL)280。晶片100具有一上表面100a及一下表面100b。在一實施例中，晶片100包括鄰近於上表面100a的一絕緣層140以及鄰近於下表面100b的一下層基底150，一般而言，絕緣層140可由層間介電層(interlayer dielectric，ILD)、金屬間介電層(inter-metal dielectric，IMD)及覆蓋之鈍化層(passivation)組成。在本實施例中，絕緣層140可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。在本實施例中，基底150可包括矽或其他半導體材料。
在本實施例中，晶片100可包括一信號接墊區160以及一感測區或元件區200，其可鄰近於上表面100a。在一實施例中，信號接墊區160包括多個導電墊，其可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明，且僅繪示出絕緣層140內的一個導電墊作為範例說明。在本實施例中，絕緣層140內可包括一個或一個以上的開口，暴露出對應的導電墊。
在一實施例中，晶片100之感測區或元件區200內包括一感測元件，其可用以感測生物特徵，亦即晶片100是一生物感測晶片(例如，指紋辨識晶片)。在另一實施例中，晶片 100係用以感測環境特徵，例如晶片100可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件。又一實施例中，晶片100可包括一影像感測元件。在一實施例中，晶片100內的感測元件可透過絕緣層140內的內連線結構(未繪示)與信號接墊區160電性連接。
在一實施例中，第一凹口220位於感測區或元件區200及信號接墊區160外側，並沿著晶片100的一側壁自上表面100a朝下表面100b延伸，以暴露出下層基底150。在其他實施例中，第一凹口220可位於感測區或元件區200外側，並暴露出下層基底150。
第一凹口220具有一第一側壁220a及一第一底部220b。在一實施例中，第一凹口220的第一側壁220a為絕緣層140的一邊緣。再者，第一底部220b可位於或低於絕緣層140與基底150之間的界面。在一實施例中，第一側壁220a可大致上垂直於上表面100a。在其他實施例中，第一側壁220a可大致上傾斜於上表面100a。另外，第一底部220b並不限定於與上表面100a平行。
在一實施例中，第一凹口220橫向地延伸橫跨上表面100a的四個側邊101、102、103及104的全部長度，使得側邊101、102、103及104朝上表面100a的內側退縮，如第7圖所示。在另一實施例中，第一凹口220可橫向地延伸橫跨上表面100a的側邊101的全部長度且更沿著相鄰的側邊102或側邊103的一部份或全部長度延伸，而未沿著側邊104延伸。又另一實施例中，第一凹口220可橫向地延伸橫跨上表面100a的側邊101的全 部長度且更沿著相鄰的兩個側邊102及103的一部份或全部長度延伸，而未沿著側邊104延伸。在其他實施例中，第一凹口220可沿著側邊101的一部份或全部長度橫向地延伸，而未沿著側邊102、103及104延伸。
第二凹口230沿著晶片100的側壁自第一凹口220之第一底部220b朝下表面100b延伸，且第二凹口230具有一第二側壁230a及一第二底部230b。在本實施例中，第二側壁230a可大致上垂直於上表面100a。在其他實施例中，第二側壁230a可大致上傾斜於上表面100a。另外，第二底部230b並不限定於與上表面100a平行。
在本實施例中，如第7及8圖所示，晶片封裝體可包括複數獨立的第二凹口230，其自第一底部220b朝下表面100b延伸，並分別沿著上表面100a的側邊101、102、103及104的一部份長度延伸。再者，第一凹口220沿著側邊101橫向延伸的長度L1大於第二凹口230沿著側邊101橫向延伸的長度L2。相似地，第一凹口220沿著側邊102、103或104橫向延伸的長度大於對應的第二凹口230沿著同一側邊102、103或104橫向延伸的長度。另外，雖然未繪示於圖式中，可以理解的是，只要第一凹口220沿著上表面100a的側邊橫向延伸的長度大於對應的第二凹口230沿著同一側邊橫向延伸的長度，第一凹口220的長度、第二凹口230的位置、數量及尺寸皆可具有其他的配置方式。舉例來說，晶片封裝體可僅具有一個第二凹口230沿著上表面100a的側邊101、102、103或104的一部份長度橫向地延伸，而第一凹口220可沿著同一側邊的全部長度橫向地延伸。
在本實施例中，第一凹口220的深度D1小於第二凹口230的深度D2，如第3圖所示。再者，第一底部220b的寬度W1小於第二底部230b的寬度W2。
在一實施例中，可選擇性設置一絕緣層260以順應性設置於晶片100的上表面100a上。絕緣層260經由第一凹口220而延伸至第二側壁230a及第二底部230b，並暴露出一部分的信號接墊區160。在本實施例中，絕緣層260可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
圖案化的重佈線層280順應性設置於絕緣層260上。重佈線層280延伸至第二側壁230a及第二底部230b上，並電性連接至暴露出的信號接墊區160。在一實施例中，重佈線層280未延伸至第二底部230b的邊緣。在一實施例中，當基底150包括半導體材料時，重佈線層280可透過絕緣層260與半導體材料電性絕緣。在一實施例中，重佈線層280可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
一保護(protection)層300順應性設置於重佈線層280及絕緣層260上，且延伸至第一凹口220及第二凹口230內。保護層300內包括一個或一個以上的開口，暴露出重佈線層280的一部分。在本實施例中，保護層300內包括開口320及340，分別暴露出信號接墊區160上及第二凹口230內的重佈線層280。在另一實施例中，保護層300內可僅包括開口340，例如保護層300完全覆蓋信號接墊區160上的重佈線層280。在其他 實施例中，保護層300內可包括暴露出第二凹口230內的重佈線層280的複數開口340。在本實施例中，保護層300可包括無機材料，例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
另一晶片(例如，處理器)、中介層(interposer)或電路板380可透過一黏著層(例如，黏著膠(glue))360貼附於晶片100的下表面100b，且透過延伸至第二凹口230內的重佈線層280及一導電結構440(例如，導電凸塊或接線)而與信號接墊區160電性連接。在其他實施例中，可另外將一電路板(未繪示)設置於晶片或中介層380下方，而形成晶片堆疊封裝體。以接線作為導電結構為例，接線440具有一第一端點440a及一第二端點440b。第一端點440a設置於延伸至第二凹口230內的重佈線層280上，且透過開口340與重佈線層280電性連接，而第二端點440b設置於晶片、中介層或電路板380上且與其電性連接。在其他實施例中，接線440的第一端點440a可設置於信號接墊區160上的重佈線層280上，且透過開口320與重佈線層280電性連接。
在一實施例中，接線440之一最高部分440c低於上表面100a。在其他實施例中，接線440之最高部分440c可突出於上表面100a。再者，接線440可包括金或其他適合的導電材料。
一封裝層(encapsulant，未繪示)可選擇性(optionally)覆蓋導電結構440及一部分的晶片100，或可更延伸至上表面100a上，以於感測區或元件區200上方形成一扁平化 接觸表面。在本實施例中，封裝層(encapsulant)可由形塑材料(molding material)或密封材料(sealing material)所構成。
根據本發明的上述實施例，由於晶片100包括第一凹口220及第二凹口230，且一部分的導電結構/接線440設置於其中，因此可降低晶片封裝體的尺寸。當透過第一凹口220及第二凹口230使得導電結構/接線440的最高部分440c低於上表面100a時，晶片封裝體的尺寸可進一步降低。再者，當封裝層更延伸至上表面100a而於感測區或元件區200上方形成一扁平化接觸表面時，可透過第一凹口220及第二凹口230大幅降低感測區或元件區200上方的封裝層之厚度，因此可提升感測區或元件區200的靈敏度。
以下配合第1至6圖說明本發明一實施例之晶片封裝體的製造方法，其中第1至6圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
請參照第1圖，提供具有複數晶片區120之晶圓。晶片區120定義出複數晶片100，且切割道SC定義於晶片區120之間。為了簡化圖式，此處僅繪示出單一晶片區120的一部份。晶片100具有一上表面100a及一下表面100b。在一實施例中，晶片100包括鄰近於上表面100a的一絕緣層140以及鄰近於下表面100b的一下層基底150，一般而言，絕緣層140可由層間介電層(ILD)、金屬間介電層(IMD)及覆蓋之鈍化層(passivation)組成。在本實施例中，絕緣層140可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。在本實施例中，基底150可包括矽或其他半導體 材料。
在本實施例中，每一晶片區120內的晶片100可包括一信號接墊區160以及一感測區或元件區200，其可鄰近於上表面100a。在一實施例中，信號接墊區160包括多個導電墊，其可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明，且僅繪示出絕緣層140內的一個導電墊作為範例說明。在本實施例中，絕緣層140內可包括一個或一個以上的開口，暴露出對應的導電墊。
在一實施例中，晶片100之感測區或元件區200內包括一感測元件，其可用以感測生物特徵，亦即晶片100是一生物感測晶片(例如，指紋辨識晶片)。在另一實施例中，晶片100係用以感測環境特徵，例如晶片100可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件。又一實施例中，晶片100可包括一影像感測元件。在一實施例中，晶片100內的感測元件可透過絕緣層140內的內連線結構(未繪示)與信號接墊區160電性連接。
請參照第2圖，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)或切割製程，在每一晶片區120內的晶片100內形成一第一凹口220。每一晶片區120內的第一凹口220形成於感測區或元件區200及信號接墊區160外側，並沿著晶片區120之間的切割道SC自上表面100a朝下表面100b延伸，以暴露出下層基底150。在其他實施例中，第一凹口220可形成於感測區或元件區200外側，並暴露出下層基底150。
第一凹口220具有一第一側壁220a及一第一底部220b。在一實施例中，第一凹口220的第一側壁220a為絕緣層140的一邊緣。再者，第一底部220b可位於或低於絕緣層140與基底150之間的界面。在一實施例中，第一側壁220a可大致上垂直於上表面100a。在其他實施例中，第一側壁220a可大致上傾斜於上表面100a。另外，第一底部220b並不限定於與上表面100a平行。
請參照第3圖，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)或切割製程，在每一晶片區120內的晶片100內形成一個或一個以上的第二凹口230。每一晶片區120內的第二凹口230沿著晶片區120之間的切割道SC自第一凹口220之第一底部220b朝下表面100b延伸。第二凹口230具有一第二側壁230a及一第二底部230b。在本實施例中，第二側壁230a可大致上垂直於上表面100a。在其他實施例中，第二側壁230a可大致上傾斜於上表面100a。另外，第二底部230b並不限定於與上表面100a平行。
在本實施例中，第一凹口220的深度D1小於第二凹口230的深度D2，如第3圖所示。再者，第一底部220b的寬度W1小於第二底部230b的寬度W2，如第6圖所示。
請參照第4圖，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在晶片100的上表面100a上順應性形成一選擇性的絕緣層260，其經由第一凹口220而延伸至第二側壁230a及第二底部 230b。在本實施例中，絕緣層260可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，去除信號接墊區160上方的絕緣層260，以暴露出一部分的信號接墊區160。接著，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層260上形成一圖案化的重佈線層280。重佈線層280延伸至第二側壁230a及第二底部230b上，並電性連接至暴露出的信號接墊區160。在一實施例中，重佈線層280未延伸至第二底部230b的邊緣。在一實施例中，當基底150包括半導體材料時，重佈線層280可透過絕緣層260與半導體材料電性絕緣。在一實施例中，重佈線層280可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
請參照第5圖，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在重佈線層280及絕緣層260上順應性形成一保護層300，其延伸至第一凹口220及第二凹口230內。在本實施例中，保護層300可包括無機材料，例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻 製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在保護層300內形成一個或一個以上的開口，暴露出重佈線層280的一部分。在本實施例中，開口320及340形成於保護層300內，以分別暴露出信號接墊區160上及第二凹口230內的重佈線層280。在另一實施例中，保護層300內可僅包括開口340，例如保護層300完全覆蓋信號接墊區160上的重佈線層280。在其他實施例中，保護層300內可包括暴露出第二凹口230內的重佈線層280的複數開口340。可以理解的是，保護層300內的開口的數量及位置係取決於設計需求而不限定於此。
接著，沿著晶片區120之間的切割道SC，對晶圓進行切割製程，以形成複數獨立的晶片100。在進行切割製程之後，每一晶片的第一凹口220係沿著晶片100的側壁自上表面100a朝下表面100b延伸，且第二凹口230沿著晶片100的側壁自第一底部220b朝下表面100b延伸。在一實施例中，第一凹口220橫向地延伸至上表面100a的四個角落，且連續地延伸橫跨側邊101、102、103及104的全部長度，使得側邊101、102、103及104朝上表面100a的內側退縮，如第7圖所示。在另一實施例中，第一凹口220可橫向地延伸橫跨上表面100a的側邊101的全部長度且更沿著相鄰的側邊102或側邊103的一部份或全部長度延伸，而未沿著側邊104延伸。又另一實施例中，第一凹口220可橫向地延伸橫跨上表面100a的側邊101的全部長度且更沿著相鄰的兩個側邊102及103的一部份或全部長度延伸，而未沿著側邊104延伸。在其他實施例中，第一凹口220可沿著側邊 101的一部份或全部長度橫向地延伸，而未沿著側邊102、103及104延伸。
在本實施例中，如第7及8圖所示，晶片封裝體可包括複數獨立的第二凹口230，其自第一底部220b朝下表面100b延伸，並分別沿著上表面100a的側邊101、102、103及104的一部份長度延伸。再者，第一凹口220沿著側邊101橫向延伸的長度L1大於第二凹口230沿著側邊101橫向延伸的長度L2。相似地，第一凹口220沿著側邊102、103或104橫向延伸的長度大於對應的第二凹口230沿著同一側邊102、103或104橫向延伸的長度。另外，雖然未繪示於圖式中，可以理解的是，當第一凹口220延伸橫跨上表面100a的一側邊的全部長度或寬度時，沿著同一側邊橫向延伸的第二凹口230可具有各種配置方式。
在本實施例中，晶片100包括由第一側壁220a、第一底部220b、第二側壁230a及第二底部230b所構成之階梯狀(step-like)側壁，以及由第一側壁220a及第一底部220b所構成之相鄰的懸崖狀(cliff-form)側壁，如第8圖所示，其中第8圖係繪示出第7圖中晶片封裝體之部分P的放大立體圖。
可以理解的是，第1至8圖中第二凹口230的數量僅作為範例說明，並不限定於此，其實際數量取決於設計需求。舉例來說，在一實施例中，可透過進行多次切割製程或多次微影製程及蝕刻製程，在晶片100內形成兩個或兩個以上連續的第二凹口230，使得晶片100可包括由第一側壁220a、第一底部220b、複數第二側壁230a及複數第二底部230b所構成之多階狀(multi-step)側壁。
請參照第6圖，可透過一黏著層(例如，黏著膠)360，將另一晶片(例如，處理器)、中介層(interposer)或電路板380貼附於獨立的晶片100的下表面100b，且透過延伸至第二凹口230內的重佈線層280及一導電結構440(例如，導電凸塊或接線)而與信號接墊區160電性連接。在其他實施例中，可另外將一電路板(未繪示)設置於晶片或中介層380下方，而形成晶片堆疊封裝體。
以接線為例，可透過焊接(Wire Bonding)製程，形成具有一第一端點440a及一第二端點440b的一接線440。接線440的第一端點440a形成於延伸至第二凹口230內的重佈線層280上，且透過開口340與重佈線層280電性連接。接線440的第二端點440b形成於晶片、中介層或電路板380上且與其電性連接。舉例來說，接線440的第二端點440b可為焊接的起始點，而後續才形成接線440的第一端點440a。在其他實施例中，接線440的第一端點440a可形成於信號接墊區160上的重佈線層280上，且透過開口320與重佈線層280電性連接。
在一實施例中，接線440之最高部分440c低於上表面100a。在其他實施例中，接線440之最高部分440c可突出於上表面100a。再者，接線440可包括金或其他適合的導電材料。由於晶片100包括第一凹口220及第二凹口230，因此晶片100與晶片、中介層或電路板380之間的導電路徑可經由晶片100的側壁自上表面100a向下引導。
在一實施例中，可透過模塑成型(molding)製程或其他適合的製程，在晶片100上形成一封裝層(未繪示)，其可選 擇性覆蓋導電結構440及一部分的晶片100，或可更延伸至上表面100a上，以於感測區或元件區200上方形成一扁平化接觸表面。在本實施例中，封裝層可包括形塑材料或密封材料。
在一實施例中，藉由形成第一凹口220及第二凹口230，導電結構/接線440的最高部分440c可低於上表面100a，使得晶片封裝體的整體高度可大幅降低。再者，由於感測區或元件區200上方的封裝層之厚度也可透過第一凹口220及第二凹口230進一步降低，因此可提升感測區或元件區200的感測敏感度。
根據本發明的上述實施例，透過在晶片100內連續地形成第一凹口220及第二凹口230，而並非僅形成單一凹口且將其直接向下延伸而去除過多基底材料，除了可以盡可能降低導電結構/接線440的最高部分之外，還能夠使晶片100具有足夠之結構強度，並避免絕緣層140與基底150之間的界面出現底切現象，進而提升晶片封裝體的品質。再者，第一凹口220橫跨晶片100的全部長度或寬度，可增加晶片封裝體之輸出訊號的布局彈性。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
100a‧‧‧上表面
100b‧‧‧下表面
101、102‧‧‧側邊
140‧‧‧絕緣層
150‧‧‧基底
200‧‧‧感測區或元件區
220‧‧‧第一凹口
220a‧‧‧第一側壁
220b‧‧‧第一底部
230‧‧‧第二凹口
230a‧‧‧第二側壁
230b‧‧‧第二底部
P‧‧‧部分

Claims (20)

  1. 一種晶片封裝體，包括：一晶片，具有一上表面、一下表面及一側壁，其中該晶片包括一信號接墊區鄰近於該上表面；一第一凹口，沿著該側壁自該上表面朝該下表面延伸；至少一個第二凹口，自該第一凹口的一第一底部朝該下表面延伸，其中該第一凹口及該至少一個第二凹口更沿著該上表面的一側邊橫向延伸，且該第一凹口沿著該側邊延伸的長度大於該第二凹口沿著該側邊延伸的長度；以及一重佈線層，電性連接該信號接墊區且延伸至該至少一個第二凹口內。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該晶片包括一絕緣層鄰近於該上表面及一基底鄰近於該下表面，且該第一底部位於或低於該絕緣層與該基底之間的界面。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該第一凹口延伸橫跨該上表面的該側邊的全部長度。
  4. 如申請專利範圍第3項所述之晶片封裝體，其中該第一凹口更沿著該上表面相鄰於該側邊的一另一側邊的至少一部份長度延伸。
  5. 如申請專利範圍第4項所述之晶片封裝體，其中該晶片封裝體包括複數第二凹口，其分別沿著該上表面的該側邊及相鄰的該另一側邊延伸。
  6. 如申請專利範圍第3項所述之晶片封裝體，其中該第一凹口更沿著該上表面相鄰於該側邊的兩側邊的至少一部份長 度延伸。
  7. 如申請專利範圍第6項所述之晶片封裝體，其中該晶片封裝體包括複數第二凹口，其分別沿著該上表面的該側邊及相鄰的該兩側邊延伸。
  8. 如申請專利範圍第1項所述之晶片封裝體，其中該第一凹口的深度小於該至少一個第二凹口的深度。
  9. 如申請專利範圍第1項所述之晶片封裝體，其中該第一凹口的該第一底部的寬度小於該至少一個第二凹口的該第一底部的寬度。
  10. 如申請專利範圍第1項所述之晶片封裝體，更包括一另一晶片、一轉接板或一電路板，設置於該下表面下方，且電性連接至該重佈線層。
  11. 一種晶片封裝體的製造方法，包括：提供一晶圓，其包括多個晶片，每一晶片具有一上表面及一下表面且包括一信號接墊區鄰近於該上表面；形成一第一凹口，自該上表面朝該下表面延伸；形成至少一個第二凹口，自該第一凹口的一第一底部朝該下表面延伸；形成一重佈線層，其電性連接該信號接墊區且延伸至該至少一個第二凹口內；以及切割該晶圓以分離該些晶片，使得該每一晶片具有一側壁，且該第一凹口沿著該側壁延伸，其中該第一凹口及該至少一個第二凹口更沿著該上表面的一側邊橫向延伸，且該第一凹口沿著該側邊延伸的長度大於該第二凹口沿著該 側邊延伸的長度。
  12. 如申請專利範圍第11項所述之晶片封裝體的製造方法，其中該晶片包括一絕緣層鄰近於該上表面及一基底鄰近於該下表面，且該第一底部位於或低於該絕緣層與該基底之間的界面。
  13. 如申請專利範圍第11項所述之晶片封裝體的製造方法，其中該第一凹口延伸橫跨該上表面的該側邊的全部長度。
  14. 如申請專利範圍第13項所述之晶片封裝體的製造方法，其中該第一凹口更沿著該上表面相鄰於該側邊的一另一側邊的至少一部份長度延伸。
  15. 如申請專利範圍第14項所述之晶片封裝體的製造方法，其中該晶片封裝體包括複數第二凹口，其分別沿著該上表面的該側邊及相鄰的該另一側邊延伸。
  16. 如申請專利範圍第13項所述之晶片封裝體的製造方法，其中該第一凹口更沿著該上表面相鄰於該側邊的兩側邊的至少一部份長度延伸。
  17. 如申請專利範圍第16項所述之晶片封裝體的製造方法，其中該晶片封裝體包括複數第二凹口，其分別沿著該上表面的該側邊及相鄰的該兩側邊延伸。
  18. 如申請專利範圍第11項所述之晶片封裝體的製造方法，其中該第一凹口的深度小於該至少一個第二凹口的深度。
  19. 如申請專利範圍第11項所述之晶片封裝體的製造方法，其中該第一凹口的該第一底部的寬度小於該至少一個第二凹口的該第一底部的寬度。
  20. 如申請專利範圍第11項所述之晶片封裝體的製造方法，更包括一另一晶片、一轉接板或一電路板，設置於該下表面下方，且電性連接至該重佈線層。
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