TWI596722B - 晶片堆疊封裝體及其製造方法 - Google Patents

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劉滄宇
張恕銘
黃玉龍
林超彥
孫唯倫
陳鍵輝
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Description

晶片堆疊封裝體及其製造方法
本發明係有關於一種晶片封裝技術，特別為有關於一種晶片堆疊封裝體及其製造方法。
晶片封裝製程是形成電子產品過程中之重要步驟。晶片封裝體除了將晶片保護於其中，使其免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
傳統具有感測功能之晶片封裝體，如第1圖所揭示之指紋辨識晶片封裝體，包括設置於印刷電路板510上之指紋辨識晶片520。透過多條接線530將指紋辨識晶片520之信號接墊區電性連接至印刷電路板510。封裝層540覆蓋指紋辨識晶片520及接線530。由於需透過封裝層540保護突出於指紋辨識晶片520之上表面的接線530，因此封裝層540之厚度受限於接線530的高度。為了避免因封裝層540太厚而影響位於指紋辨識晶片520中央的感測區523之敏感度，封裝層540僅覆蓋指紋辨識晶片520之周圍而暴露出感測區523。如此一來，晶片封裝體無法於指紋辨識晶片520上形成平坦表面，且無法進一步縮小晶片堆疊封裝體的尺寸。另外，由於接線530鄰近於指紋辨識晶片520之邊緣，因此容易於焊接過程中因碰觸晶片邊緣而造成短路或斷線，致使良率下降。
因此，有必要尋求一種新穎的晶片封裝體及其製造方法，以降低封裝層的厚度，進而提升晶片封裝體的感測靈敏度，並提供一種具有扁平化接觸表面及較小尺寸的晶片封裝體。
本發明實施例係提供一種晶片堆疊封裝體，包括一裝置基底，其具有一第一上表面、一第一下表面及一側壁。裝置基底包括一淺凹槽結構以及鄰近於第一上表面的一感測區或元件區及一信號接墊區。淺凹槽結構沿著裝置基底的側壁自第一上表面朝第一下表面延伸。一重佈線層電性連接信號接墊區且延伸至淺凹槽結構內。一第一基底及一第二基底設置於第一下表面下方，其中第一基底位於裝置基底與第二基底之間。一接線具有一第一端點及一第二端點，其中第一端點設置於淺凹槽結構內且電性連接重佈線層，且第二端點與第一基底及/或第二基底電性連接。
本發明實施例係提供另一種晶片堆疊封裝體，包括一上基底，其具有一第一上表面、一第一下表面及一第一側壁。上基底包括一第一淺凹槽結構以及一第一信號接墊區。第一淺凹槽結構沿著上基底的第一側壁自第一上表面朝第一下表面延伸。一下基底具有一第二上表面、一第二下表面及一第二側壁。下基底包括一第二淺凹槽結構以及一第二信號接墊區。第二淺凹槽結構沿著下基底的第二側壁自第二上表面朝第二下表面延伸。一第一重佈線層電性連接第一信號接墊區且延伸至第一淺凹槽結構內。一第二重佈線層電性連接第二信號接 墊區且延伸至第二淺凹槽結構內。一第一接線設置於第一淺凹槽結構內，且電性連接第一重佈線層以及下基底或一電路板。一第二接線設置於第二淺凹槽結構內，且電性連接第二重佈線層以及上基底或電路板。
本發明實施例係提供一種晶片堆疊封裝體的製造方法，包括提供一裝置基底，其具有一第一上表面、一第一下表面及一側壁。裝置基底包括一淺凹槽結構以及鄰近於第一上表面的一感測區或元件區及一信號接墊區。淺凹槽結構沿著裝置基底的側壁自第一上表面朝第一下表面延伸，且至少具有一第一凹口及一第二凹口，第二凹口位於第一凹口下方。形成一重佈線層，其延伸至淺凹槽結構內，並電性連接信號接墊區。於第一下表面下方提供一第一基底及一第二基底，其中第一基底位於裝置基底與第二基底之間。形成一接線，其具有一第一端點及一第二端點，其中第一端點設置於淺凹槽結構內且電性連接重佈線層，且第二端點設置於第一基底或第二基底上，並與其電性連接。透過一封裝層覆蓋接線、第一上表面、第一基底及第二基底，以形成一扁平化接觸表面。
100‧‧‧裝置基底/上基底
100a‧‧‧第一上表面
100b‧‧‧第一下表面
120‧‧‧晶片區
140、140’、260、260’‧‧‧絕緣層
150、150’‧‧‧基底
160、160’‧‧‧信號接墊區
180、180’、320、320’、340、340’‧‧‧開口
200‧‧‧感測區或元件區
220、220’‧‧‧第一凹口
220a、220a’‧‧‧第一側壁
220b、220b’‧‧‧第一底部
230、230’‧‧‧第二凹口
230a、230a’‧‧‧第二側壁
230b、230b’‧‧‧第二底部
240、240’‧‧‧第三凹口
240a、240a’‧‧‧第三側壁
240b、240b’‧‧‧第三底部
280、280’、281、282、283‧‧‧重佈線層
300、300’‧‧‧保護層
360、580‧‧‧黏著層
380‧‧‧第二基底
400、400’、400”‧‧‧導電墊
440、450、451、452、453‧‧‧接線
440a、450a、451a、452a、453a‧‧‧第一端點
440b、450b、451b、452b、453b‧‧‧第二端點
440c、450c‧‧‧最高部分
460、540‧‧‧封裝層
510‧‧‧印刷電路板
520‧‧‧指紋辨識晶片
523‧‧‧感測區
600‧‧‧第一基底/下基底
600a‧‧‧第二上表面
600b‧‧‧第二下表面
D1、D2、D3‧‧‧深度
H1‧‧‧厚度
H2‧‧‧距離
第1圖係繪示出傳統晶片封裝體之剖面示意圖。
第2A至2B、2C-1、2D至2F圖係繪示出根據本發明一實施例之晶片堆疊封裝體的製造方法的剖面示意圖。
第2C-2及2C-3圖係繪示出根據本發明各種實施例之晶片封裝體的剖面示意圖。
第3及4圖係繪示出根據本發明各種實施例之晶片堆疊封裝體的剖面示意圖。
第5及6圖係繪示出根據本發明各種實施例之晶片堆疊封裝體的局部平面示意圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝感測晶片，例如指紋辨識器等生物辨識晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System，MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線、電容及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package，WSP)的部分或全部製程對影像感測元件、發光二極體(light-emitting diodes，LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。
請參照第2F圖，其繪示出根據本發明一實施例之晶片堆疊封裝體的剖面示意圖。為了簡化圖式，此處僅繪示出一部分的晶片堆疊封裝體。在本實施例中，晶片堆疊封裝體包括一裝置基底/上基底100、一重佈線層(redistribution layer，RDL)280、一第一基底600、一第二基底380及一接線(wire)440。裝置基底100具有一第一上表面100a及一第一下表面100b。在一實施例中，裝置基底100包括鄰近於第一上表面100a的一絕緣層140以及鄰近於第一下表面100b的一下層基底150，一般而言，絕緣層140可由層間介電層(interlayer dielectric，ILD)、金屬間介電層(inter-metal dielectric，IMD)及覆蓋之鈍化層(passivation)組成。在本實施例中，絕緣層140 可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。在本實施例中，下層基底150可包括矽或其他半導體材料。
在本實施例中，裝置基底100包括一信號接墊區160以及一感測區或元件區200，其可鄰近於第一上表面100a。在一實施例中，信號接墊區160包括多個導電墊，可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明，且僅繪示出絕緣層140內的一個導電墊作為範例說明。在本實施例中，絕緣層140內可包括一個或一個以上的開口180，暴露出對應的導電墊。
在一實施例中，裝置基底100之裝置區或感測區200內包括一感測元件，其可用以感測生物特徵，亦即裝置基底100是一生物感測晶片(例如，指紋辨識晶片)。在另一實施例中，裝置基底100係用以感測環境特徵，例如裝置基底100可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件。又一實施例中，裝置基底100可包括一影像感測元件。在一實施例中，裝置基底100內的感測元件可透過絕緣層140內的內連線結構(未繪示)與信號接墊區160電性連接。
在本實施例中，裝置基底100更包括一淺凹槽結構，其由一第一凹口220、一第二凹口230及一第三凹口240所組成。第一凹口220沿著裝置基底100的側壁自第一上表面100a朝第一下表面100b延伸，以暴露出下層基底150。第一凹口220包括一第一側壁220a及一第一底部220b。在一實施例中，第一 凹口220的第一側壁220a鄰接絕緣層140(即，第一側壁220a為絕緣層140的一邊緣)。在其他實施例中，第一側壁220a可進一步延伸至下層基底150內。在本實施例中，第一凹口220的深度D1不大於15微米。在一實施例中，第一側壁220a可大致上垂直於第一上表面100a，舉例來說，第一凹口220的第一側壁220a與第一上表面100a之間的夾角可大約為84°至90°的範圍。在其他實施例中，第一側壁220a可大致上傾斜於第一上表面100a，舉例來說，第一凹口220的第一側壁220a與第一上表面100a之間的夾角可大約為55°至90°的範圍。
第二凹口230沿著裝置基底100的側壁自第一凹口220之第一底部220b朝第一下表面100b延伸，且包括一第二側壁230a及一第二底部230b。在一實施例中，第二側壁230a可大致上垂直於第一上表面100a。在其他實施例中，第二側壁230a可大致上傾斜於第一上表面100a。在一實施例中，第二凹口230之第二側壁230a係鄰接基底150。在一實施例中，第二凹口230的深度D2(標示於第2B圖中)小於第一凹口220的深度D1。在一實施例中，第二底部230b之寬度小於第一底部220b之寬度。
第三凹口240沿著裝置基底100的側壁自第二凹口230之第二底部230b朝第一下表面100b延伸，且包括一第三側壁240a及一第三底部240b。在一實施例中，第三側壁240a可大致上垂直於第一上表面100a。在其他實施例中，第三側壁240a可大致上傾斜於第一上表面100a。在一實施例中，第三凹口240的深度D3(標示於第2B圖中)等於第二凹口230的深度D2。在其他實施例中，深度D3可小於或大於深度D2。在一實施例中， 第三底部240b之寬度等於第二底部230b之寬度。在其他實施例中，第三底部240b之寬度可小於或大於第二底部230b之寬度。
在一實施例中，可選擇設置一絕緣層260以順應性設置於裝置基底100的第一上表面100a上。絕緣層260經由第一凹口220及第二凹口230而延伸至第三側壁240a及第三底部240b，並暴露出部分的信號接墊區160。在本實施例中，絕緣層260可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
一圖案化的重佈線層280順應性設置於絕緣層260上。重佈線層280延伸至開口180內及第一凹口220的第一側壁220a及第一底部220b上。重佈線層280可經由開口180電性連接至信號接墊區160。在其他實施例中，重佈線層280可進一步延伸至第二底部230b或第三底部240b上。在一實施例中，當基底150包括半導體材料時，重佈線層280可透過絕緣層260與半導體材料電性絕緣。在一實施例中，重佈線層280可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
一保護(protection)層300順應性設置於重佈線層280及絕緣層260上，且延伸至第一凹口220、第二凹口230及第三凹口240內。保護層300內包括一個或一個以上的開口，暴露出重佈線層280的一部分。在本實施例中，保護層300內包括開口320及340，分別暴露出信號接墊區160上及第一凹口220內的重佈線層280。在另一實施例中，保護層300內可僅包括開口340，例如信號接墊區160上的重佈線層280被保護層300完全覆 蓋。在其他實施例中，保護層300內可包括複數開口340，分別暴露出第一凹口220、第二凹口230及第三凹口240內的重佈線層280一部分。在本實施例中，保護層300可包括無機材料，例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
第一基底/下基底600具有一第二上表面600a及一第二下表面600b，且透過一黏著層(例如，黏著膠(glue))580貼附於裝置基底100的第一下表面100b上。在一實施例中，第一基底600為晶片(例如，處理器)或中介層(interposer)。再者，第一基底600的尺寸大於裝置基底100的尺寸。在一實施例中，第一基底600的結構相同於裝置基底100的結構，舉例來說，第一基底600包括鄰近於第二上表面600a的一絕緣層140’以及鄰近於第二下表面600b的一下層基底150’。再者，第一基底600更包括一信號接墊區160’，其可鄰近於第二上表面600a，以及一淺凹槽結構，其沿著第一基底600的側壁自第二上表面600a朝第二下表面600b延伸。淺凹槽結構由一第一凹口220’、一第二凹口230’及一第三凹口240’所組成。在其他實施例中，第一基底600的結構可不同於裝置基底100的結構。
另外，當第一基底600的結構相同於裝置基底100的結構時，一絕緣層260’、一重佈線層280’及一保護層300’依序設置於第二上表面600a上，且位於第一基底600與裝置基底100之間。位於第一基底600上或內的部件140’、150’、160’、180’、220’、220a’、220b’、230’、230a’、230b’、240’、240a’、240b’、260’、280’、300’、320’、340’係分別相同於位於裝置 基底100上或內的部件140、150、160、180、220、220a、220b、230、230a、230b、240、240a、240b、260、280、300、320、340，此處省略其說明。
第二基底380透過一黏著層(例如，黏著膠(glue))360貼附於第二下表面600b上。在本實施例中，第二基底380可為晶片、中介層或電路板。以電路板為例，電路板可具有一個或一個以上的導電墊400鄰近於其上表面。類似地，在一實施例中，導電墊400可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅繪示出由單層導電層所構成的兩個導電墊400作為範例說明。
接線440具有一第一端點440a及一第二端點440b。第一端點440a設置於裝置基底100之淺凹槽結構內，且透過開口340而電性連接延伸至第一底部220b之重佈線層280。第二端點440b設置於第二基底380的其中一個導電墊400上，並與其電性連接。在一實施例中，接線440之一最高部分440c突出於第一上表面100a。在其他實施例中，接線440之最高部分440c可低於第一上表面100a。在本實施例中，接線440之第二端點440b為焊接之起始點。再者，接線440可包括金或其他適合的導電材料。
在另一實施例中，當裝置基底100上的重佈線層280延伸至第二底部230b，且保護層300內的開口340位於第二凹口230內時，第一端點440a可設置於裝置基底100的第二凹口230內，且透過開口340電性連接延伸至第二底部230b之重佈線層280。在其他實施例中，當裝置基底100上的重佈線層280延 伸至第三底部240b，且保護層300內的開口340位於第二凹口230或第三凹口240內時，第一端點440a可設置於裝置基底100的第二凹口230或第三凹口240內，此時第二凹口230或第三凹口240的深度可大於第一凹口220的深度，且第二底部230b或第三底部240b的橫向寬度可大於第一底部220b的橫向寬度。
在本實施例中，晶片堆疊封裝體更包括一接線450，其具有一第一端點450a及一第二端點450b。第一端點450a設置於第一基底600之淺凹槽結構內，且透過開口340’而電性連接延伸至第一底部220b’之重佈線層280’。第二端點450b設置於第二基底380的另一個導電墊400上，並與其電性連接。在一實施例中，接線450之一最高部分450c突出於第一上表面100a。在其他實施例中，接線450之最高部分450c可低於第一上表面100a。在本實施例中，接線450之第二端點450b為焊接之起始點。再者，接線450可包括金或其他適合的導電材料。類似於接線440之第二端點440b，在其他實施例中，接線450之第二端點450b可設置於第一基底600的第二凹口230’或第三凹口240’內。
一封裝層(encapsulant)460可選擇性(optionally)覆蓋接線440及450、第一基底600及第二基底380或進一步延伸至第一上表面100a上，以於感測區或元件區200上方形成一扁平化接觸表面。在本實施例中，封裝層460可由形塑材料(molding material)或密封材料(sealing material)所構成。
在一實施例中，當接線440之最高部分440c突出於第一上表面100a時，封裝層460於感測區或元件區200之覆蓋厚 度H1係決定於接線440之最高部分440c與第一凹口220之第一底部220b之間的距離H2與第一凹口220的深度D1之差值(即，H2-D1)。因此藉由調整第一凹口220的深度D1，可以降低封裝層460於感測區或元件區200之覆蓋厚度H1，使得感測區或元件區200之敏感度可提升。
在一實施例中，可另外設置一裝飾層(未繪示)於封裝層460上，且可依據設計需求而具有色彩，以顯示具有感測功能的區域。一保護層(未繪示，例如藍寶石基底或硬塑膠(hard rubber))可另外設置於裝飾層上，以進一步提供耐磨、防刮及高可靠度的表面，進而避免在使用晶片堆疊封裝體之感測功能的過程中感測裝置受到汙染或破壞。
請參照第3及4圖，其繪示出根據本發明各種實施例之晶片堆疊封裝體的剖面示意圖，其中相同於第2F圖中的部件係使用相同的標號並省略其說明。為了簡化圖式，此處僅繪示出一部分的晶片堆疊封裝體。第3圖中的晶片堆疊封裝體之結構類似於第2F圖中的晶片堆疊封裝體之結構，差異在於第3圖中裝置基底100內之第二底部230b的寬度係大於裝置基底100內之第一底部220b的寬度。同時，重佈線層280進一步延伸至裝置基底100內之第二側壁230a及第二底部230b，開口340位於裝置基底100內之第二凹口230中，且接線440之第一端點440a形成於延伸至第二底部230b之重佈線層280，並透過開口340與其電性連接。如此一來，接線440之最高部分440c可低於第一上表面100a。
第4圖中的晶片堆疊封裝體之結構類似於第3圖中 的晶片堆疊封裝體之結構，差異在於第4圖中裝置基底100內之第一凹口220進一步延伸至基底150內，使得接線440之最高部分440c可低於第一上表面100a。再者，接線440之第二端點440b設置於第一基底600內的淺凹槽結構內，舉例來說，第二端點440b設置於延伸至第一基底600內的第一底部220b’之重佈線層280’，並透過開口340’與其電性連接。另外，第一基底600上的重佈線層280’進一步延伸至第二側壁230a’及第二底部230b’，且第一基底600上的保護層300’更包括暴露出重佈線層280’的另一開口340’。接線450之第一端點450a設置於延伸至第一基底600內的第二底部230b’之重佈線層280’，並透過開口340’與其電性連接。
請參照第5及6圖，其繪示出根據本發明各種實施例之晶片堆疊封裝體的局部平面示意圖，其中相同於第2F、3及4圖中的部件係使用相同的標號並省略其說明。類似於第2F、3及4圖中的晶片堆疊封裝體，第5及6圖中的晶片堆疊封裝體包括一裝置基底、一第一基底600及一第二基底380，垂直堆疊於一封裝層內。為簡化圖式，第5及6圖中未繪示出第一基底600上的裝置基底及封裝層。
如第5圖所示，第一凹口220’、第二凹口230’及第三凹口240’橫向地沿著第一基底600的一邊緣延伸。重佈線層281、282及283設置於第一基底600的上表面，且電性連接第一基底600中對應的信號接墊區160’，並分別延伸至第一凹口220’、第二凹口230’及第三凹口240。為了清楚顯示晶片堆疊封裝體內的部件之相對位置，係用虛線表示信號接墊區160’及重 佈線層281、282及283的輪廓。
保護層300’覆蓋第一基底600，且包括複數開口340’分別暴露出第一凹口220’內的重佈線層281的一部份、第二凹口230’內的重佈線層282的一部份以及第三凹口240’內的重佈線層283的一部份。重佈線層281、282及283分別透過接線451、452及453電性連接第二基底380的導電墊400、400’及400”。舉例來說，接線451之第一端點451a設置於第一凹口220’內的重佈線層281上並透過開口340’與其電性連接，且接線451之第二端點451b設置於導電墊400上並與其電性連接。接線452之第一端點452a設置於第二凹口230’內的重佈線層282上並透過開口340’與其電性連接，且接線452之第二端點452b設置於導電墊400’上並與其電性連接。接線453之第一端點453a設置於第三凹口240’內的重佈線層283上並透過開口340’與其電性連接，且接線453之第二端點453b設置於導電墊400”上並與其電性連接。在本實施例中，第二端點451b、452b及453b為焊接之起始點。
第6圖中的晶片堆疊封裝體之結構類似於第5圖中的晶片堆疊封裝體之結構，差異在於第6圖中所有的重佈線層281、282及283皆延伸至第三凹口240’。再者，第二凹口230’內的保護層300’包括兩個開口340’，分別暴露出重佈線層281及282的一部份，且第三凹口240’內的保護層300’包括三個開口340’，分別暴露出重佈線層281、282及283的一部份。
在一實施例中，第一凹口220’、第二凹口230’及第三凹口240’內的重佈線層281所暴露出的部份透過三個接線 451電性連接至同一導電墊400。第二凹口230’內的重佈線層282所暴露出的部份透過接線452電性連接至對應的導電墊400’。再者，第三凹口240’內的重佈線層282及283所暴露出的部份分別透過接線452及453電性連接至同一導電墊400”。
另外，雖然未繪示於圖式中，可以理解的是，只要重佈線層電性連接至導電墊，重佈線層、保護層內的開口及接線皆可具有其他的配置方式。再者，第5及6圖中第一基底與第二基底之間的接線配置方式也可應用於裝置基底與第一基底之間或裝置基底與第二基底之間。
根據本發明的上述實施例，由於裝置基底100包括淺凹槽結構，且接線440之第一端點440a設置於其中，可縮短接線440之最高部分440c與第一上表面100a之間的距離，因此能夠降低封裝層460覆蓋感測區或元件區200之厚度H1。再者，可藉由將接線440之最高部分440c調整為低於第一上表面100a，進一步降低厚度H1。如此一來，可提升感測區或元件區200之敏感度及晶片堆疊封裝體之品質。再者，晶片堆疊封裝體之尺寸也可進一步縮小，且能夠在感測區或元件區200上方形成扁平化接觸表面。
以下配合第2A至2F圖說明本發明一實施例之晶片堆疊封裝體的製造方法，其中2A至2B、2C-1、2D至2F圖係繪示出根據本發明一實施例之晶片堆疊封裝體的製造方法的剖面示意圖，且第2C-2及2C-3圖係繪示出根據本發明各種實施例之晶片封裝體的剖面示意圖。
請參照第2A圖，提供具有複數晶片區120的一裝置 基底100(例如，晶圓)。為簡化圖式，此處僅繪示出單一晶片區120的一部份。裝置基底/上基底100具有一第一上表面100a及一第一下表面100b。在一實施例中，裝置基底100包括鄰近於第一上表面100a的一絕緣層140以及鄰近於第一下表面100b的一下層基底150，一般而言，絕緣層140可由層間介電層(ILD)、金屬間介電層(IMD)及覆蓋之鈍化層組成。在本實施例中，絕緣層140可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。在本實施例中，下層基底150可包括矽或其他半導體材料。
在本實施例中，每一晶片區120內的裝置基底100包括一信號接墊區160以及一感測區或元件區200，其可鄰近於第一上表面100a。在一實施例中，信號接墊區160包括多個導電墊，可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明，且僅繪示出絕緣層140內的一個導電墊作為範例說明。在本實施例中，絕緣層140內可包括一個或一個以上的開口180，暴露出對應的導電墊。
在本實施例中，裝置基底100之裝置區或感測區200內包括一感測元件，其可用以感測生物特徵，亦即裝置基底100是一生物感測晶片(例如，指紋辨識晶片)。在另一實施例中，裝置基底100係用以感測環境特徵，例如裝置基底100可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件。又一實施例中，裝置基底100可包括一影像感測元件。在一實施例中，裝置基底100內的感測元件可透過絕緣層140內的內連線結構(未繪示)與信號接 墊區160電性連接。
請參照第2B圖，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)或切割製程，在每一晶片區120內的裝置基底100內形成一淺凹槽結構。在一實施例中，透過多次微影及蝕刻製程或切割製程形成淺凹槽結構，其由一第一凹口220、一第二凹口230及一第三凹口240所組成。第一凹口220沿著晶片區120之間的切割道(未繪示)自第一上表面100a朝第一下表面100b延伸，並穿過絕緣層140，以暴露出下層基底150。第一凹口220包括一第一側壁220a及一第一底部220b。在一實施例中，第一凹口220的第一側壁220a鄰接絕緣層140(即，第一側壁220a為絕緣層140的一邊緣)。在其他實施例中，第一側壁220a可進一步延伸至下層基底150內。在本實施例中，第一凹口220的深度D1不大於15微米。在一實施例中，當第一凹口220藉由蝕刻絕緣層140所形成時，第一側壁220a可大致上垂直於第一上表面100a，舉例來說，第一凹口220的第一側壁220a與第一上表面100a之間的夾角可大約為84°至90°的範圍。在其他實施例中，當第一凹口220藉由切割絕緣層140所形成時，第一側壁220a可大致上傾斜於第一上表面100a，舉例來說，第一凹口220的第一側壁220a與第一上表面100a之間的夾角可大約為55°至90°的範圍。
第二凹口230沿著晶片區120之間的切割道(未繪示)自第一凹口220之第一底部220b朝第一下表面100b延伸，且包括一第二側壁230a及一第二底部230b。在一實施例中，第二側 壁230a可大致上垂直於第一上表面100a。在其他實施例中，第二側壁230a可大致上傾斜於第一上表面100a。在一實施例中，第二凹口230之第二側壁230a係鄰接基底150。在一實施例中，第二凹口230的深度D2小於第一凹口220的深度D1。在一實施例中，第二底部230b之寬度小於第一底部220b之寬度。
第三凹口240沿著晶片區120之間的切割道(未繪示)自第二凹口230之第二底部230b朝第一下表面100b延伸，且包括一第三側壁240a及一第三底部240b。在一實施例中，第三側壁240a可大致上垂直於第一上表面100a。在其他實施例中，第三側壁240a可大致上傾斜於第一上表面100a。在一實施例中，第三凹口240的深度D3等於第二凹口230的深度D2。在其他實施例中，深度D3可小於或大於深度D2。在一實施例中，第三底部240b之寬度等於第二底部230b之寬度。在其他實施例中，第三底部240b之寬度可小於或大於第二底部230b之寬度。
請參照第2C-1圖，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在裝置基底100的第一上表面100a上順應性形成一絕緣層260。絕緣層260延伸至絕緣層140的開口180內，且經由第一凹口220及第二凹口230而延伸至第三側壁240a及第三底部240b。在本實施例中，絕緣層260可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其 他適合的製程)，去除開口180內的絕緣層260，以暴露出部分的信號接墊區160。接著，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層260上形成一圖案化的重佈線層280。
重佈線層280順應性延伸至開口180內及第一凹口220的第一側壁220a及第一底部220b上，且可經由開口180電性連接暴露出的信號接墊區160。在一實施例中，重佈線層280未延伸至第一凹口220的第一底部220b之邊緣。在其他實施例中，重佈線層280可進一步延伸至第二底部230b或第三底部240b上，此時第二凹口230或第三凹口240的深度可大於第一凹口220的深度，且第二底部230b或第三底部240b的橫向寬度可大於第一底部220b的橫向寬度。在一實施例中，當基底150包括半導體材料時，重佈線層280可透過絕緣層260與半導體材料電性絕緣。在一實施例中，重佈線層280可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
在另一實施例中，如第2C-2圖所示，當信號接墊區160的導電墊選擇性朝向絕緣層140的側壁延伸，且絕緣層140完全覆蓋信號接墊區160的導電墊(即，絕緣層140不具有第2C-1圖中的開口180)時，可透過切割製程，將信號接墊區160外側一部分的絕緣層260及絕緣層140去除，以暴露出信號接墊區160的導電墊之側壁。再者，導電墊之側壁與絕緣層140的邊緣共平面。如此一來，延伸至淺凹槽結構的重佈線層280直接 接觸導電墊暴露出的側壁。
在其他實施例中，如第2C-3圖所示，可藉由形成第一凹口220的步驟，同時暴露出信號接墊區160的導電墊之側壁，使得導電墊之側壁與第一凹口220的第一側壁220a共平面。在絕緣層260形成於淺凹槽結構內之後，可透過切割製程將延伸至第一側壁220a的絕緣層260去除，以再次暴露出導電墊之側壁。如此一來，重佈線層280可直接接觸導電墊暴露出的側壁。
在形成重佈線層280之後(如第2C-1至2C-3圖所示)，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在重佈線層280及絕緣層260上順應性形成一保護層300。此處僅以第2C-1圖中的結構為例，保護層300延伸至第一凹口220、第二凹口230及第三凹口240內，如第2D圖所示。在本實施例中，保護層300可包括無機材料例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在保護層300內形成一個或一個以上的開口，暴露出重佈線層280的一部分。在本實施例中，開口320及340形成於保護層300內，以分別暴露出信號接墊區160上及第一凹口220內的重佈線層280。在另一實施例中，可僅形成開口340於保護層300內。在其他實施例中，保護層300內可包括複數開口340，分別暴露出第一凹口220、第二凹口230及第三凹口240 內的重佈線層280一部分。可以理解的是，保護層300內的開口的數量及位置係取決於設計需求而不限定於此。
接著，沿著晶片區120之間的切割道(未繪示)，對裝置基底100進行切割製程，以形成複數獨立的晶片。在進行切割製程之後，每一晶片的裝置基底100內的第一凹口220係沿著裝置基底100的側壁自第一上表面100a朝第一下表面100b延伸。再者，第二凹口230沿著裝置基底100的側壁自第一凹口220之第一底部220b朝第一下表面100b延伸，且第三凹口240沿著裝置基底100的側壁自第二凹口230之第二底部230b朝第一下表面100b延伸。
請參照第2E圖，提供一第一基底/下基底600及一第二基底380。可透過一黏著層(例如，黏著膠)360，將一第一基底600貼附於第二基底380的上表面上。在本實施例中，第一基底600為晶片(例如，處理器)或中介層。在一實施例中，第一基底600的結構相同於裝置基底100的結構，且第一基底600的製造方法可相同或類似於上述裝置基底100的製造方法。位於第一基底600上或內的部件140’、150’、160’、180’、220’、220a’、220b’、230’、230a’、230b’、240’、240a’、240b’、260’、280’、300’、320’、340’係分別相同於位於裝置基底100上或內的部件140、150、160、180、220、220a、220b、230、230a、230b、240、240a、240b、260、280、300、320、340，此處省略其說明。在其他實施例中，第一基底600的結構可不同於裝置基底100的結構。
在本實施例中，第二基底380可為晶片、中介層或 電路板。以電路板為例，電路板可具有一個或一個以上的導電墊400鄰近於其上表面。類似地，在一實施例中，導電墊400可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅繪示出由單層導電層所構成的兩個導電墊400作為範例說明。
接著，可透過一黏著層(例如，黏著膠)580，將獨立的晶片之裝置基底100貼附於第一基底600的第一上表面600b。在本實施例中，第一基底600的尺寸大於裝置基底100的尺寸，使得裝置基底100不會遮蔽第一基底600的淺凹槽結構。
請參照第2F圖，可透過焊接(Wire Bonding)製程，在第二基底380上形成接線440及450，其分別電性連接至裝置基底100及第一基底600。舉例來說，接線440之第二端點440b可先形成於第二基底380的其中一個導電墊400上，而接線440之第一端點440a後續形成於延伸至裝置基底100的第一底部220b之重佈線層280上，並與其電性連接。類似地，接線450之第二端點450b可先形成於第二基底380的另一個導電墊400上，而接線450之第一端點450a後續形成於延伸至第一基底600的第一底部220b’之重佈線層280’上，並與其電性連接。在本實施例中，接線440之第二端點440b及/或接線450之第二端點450b為焊接之起始點。再者，接線440及450可包括金或其他適合的導電材料。
在一實施例中，接線440之最高部分440c突出於第一上表面100a。在其他實施例中，接線440之最高部分440c可低於第一上表面100a。在一實施例中，接線450之一最高部分450c突出於第一上表面100a。在其他實施例中，接線450之最 高部分450c可低於第一上表面100a。
接著，如第2F圖所示，可透過模塑成型(molding)製程或其他適合的製程，在裝置基底100的第一上表面100a上形成一封裝層460，其可選擇性覆蓋接線440及450、第一基底600及第二基底380或進一步延伸至第一上表面100a上，以於感測區或元件區200上方形成一扁平化接觸表面。在本實施例中，封裝層460可由形塑材料或密封材料所構成。
在一實施例中，當接線440之最高部分440c突出於第一上表面100a時，封裝層460於感測區或元件區200之覆蓋厚度H1係決定於接線440之最高部分440c與第一底部220b之間的距離H2與第一凹口220的深度D1之差值(即，H2-D1)。因此藉由調整第一凹口220的深度D1，可以降低封裝層460於感測區或元件區200之覆蓋厚度H1，使得感測區或元件區200之敏感度可提升。
接著，可透過沉積製程(例如，塗佈製程或其他適合的製程)，在封裝層460上形成一裝飾層(未繪示)，其可依據設計需求而具有色彩，以顯示具有感測功能的區域。接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在裝飾層480上形成一保護層(未繪示，例如藍寶石基底或硬塑膠)，以進一步提供耐磨、防刮及高可靠度的表面。
根據本發明的上述實施例，由於接線440之第一端點440a形成於裝置基底100的淺凹槽結構內，可降低封裝層460覆蓋感測區或元件區200之厚度H1，因此能夠提升感測區或元 件區200之敏感度，並縮小晶片堆疊封裝體之尺寸。
再者，由於可透過在裝置基底100內形成複數連續的凹口來儘可能降低最高部分440c，而並非僅形成單一凹口且將其直接向下延伸，因此可避免去除過多基底材料，使得裝置基底100能夠維持足夠之結構強度，且防止因過度蝕刻造成絕緣層140與基底150之間的界面出現底切現象。再者，藉由形成第二凹口230或是形成第二凹口230及第二凹口240，可增加接線440與第一凹口220之第一底部220b之間距，因此可減少焊接製程期間接線440因碰觸第一凹口220之邊緣而發生短路或斷線的機率。如此一來，可提升晶片堆疊封裝體的品質。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
100‧‧‧裝置基底/上基底
100a‧‧‧第一上表面
100b‧‧‧第一下表面
140、140’、260、260’‧‧‧絕緣層
150、150’‧‧‧基底
160、160’‧‧‧信號接墊區
180、180’、320、320’、340、340’‧‧‧開口
200‧‧‧感測區或元件區
220、220’‧‧‧第一凹口
220a、220a’‧‧‧第一側壁
220b、220b’‧‧‧第一底部
230、230’‧‧‧第二凹口
230a、230a’‧‧‧第二側壁
230b、230b’‧‧‧第二底部
240、240’‧‧‧第三凹口
240a、240a’‧‧‧第三側壁
240b、240b’‧‧‧第三底部
280、280’‧‧‧重佈線層
300、300’‧‧‧保護層
360、580‧‧‧黏著層
380‧‧‧第二基底
400‧‧‧導電墊
440、450‧‧‧接線
440a、450a‧‧‧第一端點
440b、450b‧‧‧第二端點
440c、450c‧‧‧最高部分
460‧‧‧封裝層
600‧‧‧第一基底/下基底
600a‧‧‧第二上表面
600b‧‧‧第二下表面
D1‧‧‧深度
H1‧‧‧厚度
H2‧‧‧距離

Claims (23)

  1. 一種晶片堆疊封裝體，包括：一裝置基底，具有一第一上表面、一第一下表面及一側壁，其中該裝置基底包括一淺凹槽結構以及鄰近於該第一上表面的一感測區或元件區及一信號接墊區，且其中該淺凹槽結構沿著該裝置基底的該側壁自該第一上表面朝該第一下表面延伸，且該淺凹槽結構包括：一第一凹口，具有一第一側壁及一第一底部；以及一第二凹口，位於該第一凹口下方，且具有一第二側壁及一第二底部，其中該第二凹口自該第一底部朝該第一下表面延伸；一重佈線層，電性連接該信號接墊區且延伸至該淺凹槽結構內；一第一基底及一第二基底設置於該第一下表面下方，其中該第一基底位於該裝置基底與該第二基底之間；以及一接線，具有一第一端點及一第二端點，其中該第一端點設置於該淺凹槽結構內且電性連接該重佈線層，且其中該第二端點與該第一基底及/或該第二基底電性連接。
  2. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該裝置基底為一生物辨識晶片。
  3. 如申請專利範圍第2項所述之晶片堆疊封裝體，其中該生物辨識晶片為一指紋辨識晶片。
  4. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該第一基底為晶片或中介層。
  5. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該第二基底為晶片、中介層或電路板。
  6. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該重佈線層延伸至該第一側壁及該第一底部。
  7. 如申請專利範圍第6項所述之晶片堆疊封裝體，其中該第一底部之橫向寬度大於該第二底部，且其中該接線之該第一端點設置於延伸至該第一底部之該重佈線層上。
  8. 如申請專利範圍第6項所述之晶片堆疊封裝體，其中該重佈線層更延伸至該第二側壁及該第二底部，且該接線之該第一端點設置於延伸至該第二底部之該重佈線層上，且其中該第二底部之橫向寬度大於該第一底部。
  9. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該裝置基底包括一絕緣層及一下層基底，且其中該第一凹口之該第一側壁鄰接該絕緣層及部分之該下層基底，且該第二凹口之該第二側壁鄰接該裝置基底內的該下層基底。
  10. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該接線之該第二端點為焊接之起始點。
  11. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該第一基底具有一第二上表面、一第二下表面及一側壁，且其中該第一基底包括一另一淺凹槽結構，沿著該第一基底的該側壁自該第二上表面朝該第二下表面延伸。
  12. 如申請專利範圍第11項所述之晶片堆疊封裝體，其中該接線之該第二端點設置於該另一淺凹槽結構內。
  13. 如申請專利範圍第11項所述之晶片堆疊封裝體，更包括一 另一接線，具有一第一端點及一第二端點，其中該另一接線之該第一端點設置於該另一淺凹槽結構內，且該另一接線之該第二端點設置於該第二基底上。
  14. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中該接線之一最高部分低於該第一上表面。
  15. 如申請專利範圍第1項所述之晶片堆疊封裝體，更包括一封裝層，覆蓋該接線及該第一上表面，於該感測區或元件區上方形成一扁平化接觸表面，其中該接線之一最高部分突出於該第一上表面，且該封裝層於該感測區或元件區上之覆蓋厚度係決定於該接線之該最高部分與該淺凹槽結構之底部之間的距離與該淺凹槽結構的深度之差值。
  16. 如申請專利範圍第1項所述之晶片堆疊封裝體，其中延伸至該淺凹槽結構內的該重佈線層接觸該信號接墊區的一導電墊之側壁。
  17. 一種晶片堆疊封裝體，包括：一上基底，其具有一第一上表面、一第一下表面及一第一側壁，其中該上基底包括：一第一信號接墊區，鄰近於該第一上表面；以及一第一淺凹槽結構，沿著該上基底的該第一側壁自該第一上表面朝該第一下表面延伸，其中該第一淺凹槽結構包括：一第一凹口，具有一側壁及一底部；以及一第二凹口，位於該第一凹口下方，且具有一側壁及一底部，其中該第二凹口自該第一凹口的該底部朝該第一下表面延伸； 一下基底，其具有一第二上表面、一第二下表面及一第二側壁，其中該下基底包括：一第二信號接墊區，鄰近於該第二上表面；以及一第二淺凹槽結構，沿著該下基底的該第二側壁自該第二上表面朝該第二下表面延伸；一第一重佈線層，其延伸至該第一淺凹槽結構內，並電性連接該第一信號接墊區；一第二重佈線層，其延伸至該第二淺凹槽結構內，並電性連接該第二信號接墊區；一電路板；一第一接線，設置於該第一淺凹槽結構內，且電性連接該第一重佈線層及該上基底或該電路板；以及一第二接線，設置於該第二淺凹槽結構內，且電性連接該第二重佈線層及該下基底或該電路板。
  18. 如申請專利範圍第17項所述之晶片堆疊封裝體，其中該上基底為一生物辨識晶片。
  19. 如申請專利範圍第18項所述之晶片堆疊封裝體，其中該生物辨識晶片為一指紋辨識晶片。
  20. 如申請專利範圍第18項所述之晶片堆疊封裝體，其中該下基底為晶片或中介層。
  21. 如申請專利範圍第17項所述之晶片堆疊封裝體，其中該上基底及該下基底為相同的。
  22. 如申請專利範圍第17項所述之晶片堆疊封裝體，其中延伸至該第一淺凹槽結構內的該第一重佈線層接觸該第一信號 接墊區的一導電墊之側壁。
  23. 一種晶片堆疊封裝體的製造方法，包括：提供一裝置基底，其具有一第一上表面、一第一下表面及一側壁，其中該裝置基底包括：一感測區或元件區及一信號接墊區，鄰近於該第一上表面；以及一淺凹槽結構，沿著該裝置基底的該側壁自該第一上表面朝該第一下表面延伸，其中該淺凹槽結構至少具有一第一凹口及一第二凹口，且該第二凹口位於該第一凹口下方；形成一重佈線層，其延伸至該淺凹槽結構內，並電性連接該信號接墊區；於該第一下表面下方提供一第一基底及一第二基底，其中該第一基底位於該裝置基底與該第二基底之間；形成一接線，其具有一第一端點及一第二端點，其中該第一端點設置於該淺凹槽結構內且電性連接該重佈線層，且其中該第二端點設置於該第一基底或該第二基底上，並與其電性連接；以及透過一封裝層覆蓋該接線、該第一上表面、該第一基底及該第二基底，以形成一扁平化接觸表面。
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