TWI559495B - 晶片封裝體及其製造方法 - Google Patents

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林超彥
孫唯倫
陳鍵輝
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Description

晶片封裝體及其製造方法
本發明係有關於一種晶片封裝技術，特別為有關於一種晶片封裝體及其製造方法。
晶片封裝製程是形成電子產品過程中之重要步驟。晶片封裝體除了將晶片保護於其中，使其免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
傳統具有感測功能之晶片封裝體，如第1圖所揭示之指紋辨識晶片封裝體，係將指紋辨識晶片520設置於印刷電路板510上，並透過多條接線530自晶片520上表面之接墊區焊接至印刷電路板510上，之後再以封裝層540覆蓋指紋辨識晶片520。由於接線530突出的高度使得封裝層540之厚度無法降低，為了避免因封裝層540太厚而影響感測區523之敏感度，封裝後的指紋辨識晶片520之周圍側邊高度係設計成高於中央的感測區523。此外，由於接線530鄰近於指紋辨識晶片520之邊緣，因此容易於焊接過程中因碰觸晶片邊緣而造成短路或斷線，致使良率下降。
因此，有必要尋求一種新穎的晶片封裝體及其製造方法，以降低封裝層的厚度，進而提升晶片封裝體的感測靈敏度，並提供一種具有扁平化接觸表面及具有足夠保護與結構 強度的晶片封裝體。
本發明實施例係提供一種晶片封裝體，包括一晶片，晶片包括一感測區或元件區，鄰近於晶片的一上表面。一感測陣列位於感測區或元件區內且包括複數感測單元。複數第一開口位於晶片內，以對應地暴露出感測單元。複數導電延伸部設置於第一開口內且電性連接感測單元，並自第一開口延伸至晶片的上表面上方。
本發明實施例係提供一種晶片封裝體的製造方法，包括提供一晶片，晶片包括一感測區或元件區鄰近於晶片的一上表面，以及一感測陣列位於感測區或元件區內且包括複數感測單元。在晶片內形成複數第一開口，對應地暴露出感測單元。在第一開口內形成複數導電延伸部，其電性連接感測單元，並自第一開口延伸至晶片的上表面上方。
100‧‧‧晶片
100a‧‧‧上表面
100b‧‧‧下表面
120‧‧‧晶片區
140、260‧‧‧絕緣層
150‧‧‧基底
160‧‧‧信號接墊區
170‧‧‧感測單元
180‧‧‧第二開口
190‧‧‧第一開口
200‧‧‧感測區或元件區
220‧‧‧第一凹口
220a‧‧‧第一側壁
220b‧‧‧第一底部
230‧‧‧第二凹口
230a‧‧‧第二側壁
230b‧‧‧第二底部
280a‧‧‧導電延伸部
280b‧‧‧重佈線層
300‧‧‧保護層
320、340‧‧‧開口
360‧‧‧黏著層
380‧‧‧外部元件
400‧‧‧接墊區
440、530‧‧‧接線
440a‧‧‧第一端點
440b‧‧‧第二端點
440c‧‧‧最高部分
460、540‧‧‧封裝層
480‧‧‧裝飾層
500‧‧‧保護層
510‧‧‧印刷電路板
520‧‧‧指紋辨識晶片
523‧‧‧感測區
D1、D2‧‧‧深度
H1‧‧‧距離
H2‧‧‧深度
H3‧‧‧覆蓋厚度
第1圖係繪示傳統晶片封裝體之剖面示意圖。
第2A至2G圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
第3至5圖係繪示出根據本發明各種實施例之晶片封裝體的剖面示意圖。
第6圖係繪示出根據本發明一實施例之晶片封裝體的平面示意圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝感測晶片，例如指紋辨識器等生物辨識晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System，MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線、電容及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package，WSP)的部分或全部製程對影像感測元件、發光二極體(light-emitting diodes，LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors) 或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。
請參照第2G圖，其繪示出根據本發明一實施例之晶片封裝體的剖面示意圖。在本實施例中，晶片封裝體包括一晶片100、複數第一開口190及複數導電延伸部280a。晶片100具有一上表面100a及一下表面100b。在一實施例中，晶片100包括鄰近於上表面100a的一絕緣層140以及其下方鄰近於下表面100b的基底150，一般而言，絕緣層140可由層間介電層(interlayer dielectric，ILD)、金屬間介電層(inter-metal dielectric，IMD)及覆蓋之鈍化層(passivation)組成。在本實施例中，絕緣層140可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。在本實施例中，基底150可包括矽或其他半導體材料。
在本實施例中，晶片100包括一信號接墊區160以及一感測區或元件區200，其可鄰近於上表面100a。在一實施例中，感測區或元件區200用以感測電容。舉例來說，晶片100可為射頻(Radio Frequency，RF)/電容式指紋辨識晶片。感測區或元件區200內包括一感測陣列(如第6圖所示)，感測陣列包括 複數感測單元170，位於絕緣層140內且與信號接墊區160電性連接。在一實施例中，感測單元170可為單層導電層(例如，內連線結構中的一頂金屬層)或具有多層之導電層結構。為簡化圖式，此處僅以絕緣層140內的單層導電層作為範例說明。在本實施例中，第一開口190位於絕緣層140內，並暴露出對應的感測單元170。
在一實施例中，信號接墊區160位於感測區或元件區200外側且包括多個導電墊，導電墊可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明，且僅繪示出絕緣層140內的一個導電墊作為範例說明。在本實施例中，絕緣層140內還可包括一個或一個以上的第二開口180，暴露出對應的導電墊。
在一實施例中，晶片100內更包括一淺凹槽結構，其由一第一凹口220組成。第一凹口220位於信號接墊區160外側，並沿晶片100的側壁自上表面100a朝下表面100b延伸。第一凹口220具有一第一側壁220a及一第一底部220b。在一實施例中，第一凹口220之第一側壁220a鄰接絕緣層140，且暴露出其下方的基底150。在本實施例中，第一凹口220的深度D1(標示於第2B圖中)不大於15微米。在一實施例中，藉由蝕刻絕緣層140所形成之第一凹口220，第一凹口220的第一側壁220a大致上垂直於上表面100a，舉例來說，第一凹口220的第一側壁220a與上表面100a之間的夾角可大約為84°至90°的範圍。此外，在另一實施例中，藉由切割絕緣層140所形成之第一凹口220，第一凹口220的第一側壁220a與上表面100a之間的夾角可 大約為55°至90°的範圍。
在一實施例中，可選擇性設置一絕緣層260，其順應性設置於晶片100的上表面100a上，且延伸至第一開口190、第二開口180及第一凹口220內，並暴露出部分的感測單元170及信號接墊區160。在本實施例中，絕緣層260可包括無機材料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
導電延伸部280a設置於第一開口190內且電性連接對應的感測單元170，並自第一開口190延伸至晶片100的上表面100a上方。如第6圖所示，上層之導電延伸部280a的尺寸大於下層之感測單元170的尺寸，然而可以理解的是，只要導電延伸部280a向上延伸至晶片100的上表面100a上方，導電延伸部280a或感測單元170的尺寸及形狀可以具有其他配置方式。在一實施例中，導電延伸部280a可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
一圖案化的重佈線層(redistribution layer，RDL)280b順應性延伸至第二開口180內及第一凹口220的第一側壁220a及第一底部220b上。重佈線層280b可經由第二開口180電性連接至信號接墊區160。在一實施例中，重佈線層280b設置於絕緣層260上，因此可避免與基底150電性接觸。在一實施例中，重佈線層280b可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。在一實施例中，導電延伸 部280a與重佈線層280b由同一材料層所構成。
一保護(protection)層300順應性設置於導電延伸部280a、重佈線層280b及絕緣層260上，且延伸至第一開口190、第二開口180及第一凹口220內。保護層300內包括一個或一個以上的開口，暴露出重佈線層280b的一部分。在本實施例中，保護層300內包括開口320及340，分別暴露出信號接墊區160上及第一凹口220內的重佈線層280b。在另一實施例中，重佈線層280b或導電延伸部280a可被暴露出來。在其他實施例中，保護層300內可僅包括開口340，例如將信號接墊區160之開口320覆蓋。在本實施例中，保護層300可包括無機材料，例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合，或其他適合的絕緣材料。
一外部元件380可透過一黏著層(例如，黏著膠(glue))360貼附於晶片100的下表面100b上。在本實施例中，外部元件380可為電路板、晶片或中介層(interposer)。以電路板為例，其表面可具有一個或一個以上的接墊區400。
一接線440具有第一端點440a及第二端點440b，其中第一端點440a於淺凹槽結構內電性連接重佈線層，第二端點440b則用於外部元件之電性連接，且接線440之一部分突出於晶片上表面100a。舉例而言，接線440可透過第二端點440b電性連接外部元件380之接墊區400，及透過第一端點440a電性連接第一凹口220之第一底部220b上之重佈線層280b，其中接線440之最高部分440c突出於晶片上表面100a。在本實施例中，雖以接線440之一部分突出於晶片上表面100a為例，但其並不 以此為限。在其他實施例中，藉由淺凹槽結構亦可使接線440低於上表面100a。
在本實施例中，晶片封裝體可更包括一封裝層(encapsulant)460，其可選擇性(optionally)覆蓋接線440及淺凹槽結構或可更延伸至晶片100的上表面100a上，以於感測區或元件區200上方形成一扁平化接觸表面。封裝層460一般由形塑材料(molding material)或密封材料(sealing material)構成。
在一實施例中，可另外設置裝飾層480於封裝層460上，且可依據設計需求而具有色彩，以顯示具有感測功能的區域。保護層(例如，藍寶石基底或硬塑膠(hard rubber))500則可另外設置於裝飾層480上，以進一步提供耐磨、防刮及高可靠度的表面，進而避免在使用晶片封裝體之感測功能的過程中感測裝置受到汙染或破壞。
一般而言，感測晶片內至少具有鈍化層或金屬間介電層設置於感測元件上方，因此感測元件與人機感測界面之距離較遠，且鈍化層或金屬間介電層會造成信號衰減，而降低感測元件的偵測能力。
根據本發明的上述實施例，與重佈線層280b由同一材料層所構成之導電延伸部280a設置於第一開口190內且電性連接對應的感測單元170，使得導電延伸部280a構成感測陣列的一部分(如第6圖所示)，且由於導電延伸部280a自第一開口190延伸至晶片100的上表面100a上方而更接近上方的扁平化接觸表面，因此可透過導電延伸部280a將感測陣列與其上方的扁平化接觸表面之間的距離縮短，而不會影響絕緣層140內的 其他電路。如此一來，可提升感測陣列的敏感度。換句話說，能夠增加感測陣列上方的封裝層460或保護層500之厚度來提高晶片封裝體的保護及結構強度，而感測陣列仍具有足夠的敏感度。再者，由於感測陣列的一部分(即，導電延伸部280a)向上延伸至晶片100的上表面100a上方，因此下層之感測單元170的尺寸可選擇性縮小，進而於絕緣層140內提供更多空間及更大彈性來布局其他電路。
另外，接線440之最高部分440c與淺凹槽結構之底部(亦即，第一凹口220的第一底部220b)之間具有一距離H1，且淺凹槽結構具有一深度H2(亦即，第一凹口220的深度D1)。 封裝層460於感測區或元件區200之覆蓋厚度H3係決定於接線440之最高部分440c與淺凹槽結構之底部之間的距離H1與淺凹槽結構的深度H2之差值(H1-H2)。因此藉由調整淺凹槽結構之深度H2，可以降低封裝層460之覆蓋厚度，增加感測區之敏感度，同時形成扁平化之接觸表面。此外，由於此種淺凹槽結構不需要除去過多基底材料，因此可以維持基底之結構強度。
請參照第3至5圖，其繪示出根據本發明各種實施例之晶片封裝體的剖面示意圖，其中相同於第2G圖中的部件係使用相同的標號並省略其說明。第3圖中的晶片封裝體之結構類似於第2G圖中的晶片封裝體之結構，差異在於第3圖中晶片封裝體更包括一第二凹口230，自第一凹口220之第一底部220b朝下表面100b延伸，第二凹口230具有一第二側壁230a及一第二底部230b，其中第二凹口230之第二側壁230a係鄰接基底150。下層之第二凹口230之橫向寬度係窄於上層之第一凹口 220之橫向寬度。在一實施例中，絕緣層260延伸至第二凹口230之第二側壁230a及第二底部230b。
在本實施例中，接線440之最高部分440c與第一凹口220的第一底部220b之間具有一距離H1。封裝層460於感測區或元件區200之覆蓋厚度H3係決定於接線440之最高部分440c與淺凹槽結構之底部之間的距離H1與第一凹口220的深度D1之差值(H1-D1)。
在本實施例中，接線440之第一端點440a電性接觸上層第一凹口220之第一底部220b上之重佈線層280b，因此除能夠進一步降低接線440的最高高度外，更由於第二凹口230增加了接線440與第一凹口220之第一底部220b之間距，因此可減少接線因碰觸第一凹口220邊緣而短路或斷線的機率。
第4圖中的晶片封裝體之結構類似於第3圖中的晶片封裝體之結構，差異在於第4圖中在下層之第二凹口230之橫向寬度係寬於上層之第一凹口220，同時，重佈線層280b進一步延伸至下層之第二凹口230之第二側壁230a及第二底部230b，接線440之第一端點440a則自開口340電性接觸下層之第二凹口230之第二底部230b上之重佈線層280b。另外，上層之第一凹口220貫穿絕緣層140之外，可更延伸至其下方的基底150內，使得第一側壁220a可鄰接於絕緣層140及其下方的部分之基底150。
在本實施例中，接線440之最高部分440c與淺凹槽結構之底部(亦即，第二凹口230的第二底部230b)之間具有一距離H1，且淺凹槽結構具有一深度H2(亦即，第一凹口220的深度 D1加上第二凹口230的深度D2)。封裝層460於感測區或元件區200之覆蓋厚度H3係決定於接線440之最高部分440c與淺凹槽結構之底部之間的距離H1與淺凹槽結構的深度H2之差值(H1-H2)。
在本實施例中，利用第二凹口230進一步延伸至基底150內，因此能夠進一步降低接線440的最高高度，但較不影響基底之結構強度，且可避免直接以第一凹口220向下延伸所致之過度蝕刻而造成絕緣層140與基底150介面之底切現象。
在其他實施例中，接線440係以第二端點440b為起點焊接至重佈線層280b上形成第一端點440a。
第5圖中的晶片封裝體之結構類似於第4圖中的晶片封裝體之結構，差異在於第5圖中的第二凹口230之深度大於第4圖中的第二凹口230之深度，且接線440之最高部分440c低於晶片100的上表面100a，例如接線440之最高部分440c與淺凹槽結構之底部(亦即，第二凹口230的第二底部230b)之間的距離H1小於淺凹槽結構的深度H2。如此一來，可大幅降低封裝層460於感測區或元件區200之覆蓋厚度，進而更加提升感測區之敏感度。
以下配合第2A至2G圖說明本發明一實施例之晶片封裝體的製造方法，其中第2A至2G圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
請參照第2A圖，提供一具有多個晶片區120之晶圓，晶片區120定義出多個晶片100，每個晶片100具有一上表面100a及一下表面100b。在一實施例中，晶片包括鄰近於下表 面100b的基底150及鄰近於上表面100a的絕緣層140，一般而言，絕緣層140可由層間介電層(ILD)、金屬間介電層(IMD)及覆蓋之鈍化層(passivation)組成。在本實施例中，絕緣層140可包括無機材料例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。在本實施例中，基底150可包括矽或其他半導體材料。
在本實施例中，晶片100包括一感測區或元件區200，其可鄰近於上表面100a。在一實施例中，感測區或元件區200用以感測電容。舉例來說，晶片100可為射頻/電容式指紋辨識晶片。感測區或元件區200內包括一感測陣列(如第6圖所示)，感測陣列包括複數感測單元170，位於絕緣層140內且與信號接墊區160電性連接。在本實施例中，第一開口190位於絕緣層140內，並暴露出對應的感測單元170。
在本實施例中，每一晶片100內還包括一個或一個以上的信號接墊區160，其可鄰近於上表面100a且包括多個導電墊。為簡化圖式，此處僅繪示出單一晶片區120以及位於絕緣層140內的一個導電墊。在一實施例中，導電墊可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範例說明。在本實施例中，絕緣層140內還可包括一個或一個以上的第二開口180，暴露出對應的導電墊。在一實施例中，可透過同一微影及蝕刻製程，在絕緣層140內同時形成第一開口190及第二開口180。再者，第一開口190的深度可相同於第二開口180的深度。
請參照第2B圖，可透過微影製程及蝕刻製程(例 如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在每一晶片100內形成一淺凹槽結構，例如於絕緣層140內形成一第一凹口220，其沿著切割道(未繪示)自上表面100a朝下表面100b延伸，並貫穿絕緣層140而暴露出其下方的基底150，亦即，第一凹口220的深度約等於絕緣層140的厚度或更深一些。在本實施例中，第一凹口220的深度D1不大於15微米。在一實施例中，以蝕刻製程形成之第一凹口220的第一側壁220a大致上垂直於上表面100a。舉例來說，第一凹口220的第一側壁220a與上表面100a之間的夾角可大約為84°至90°的範圍。在另一實施例中，以切割製程形成之第一凹口220的第一側壁220a大致上傾斜於上表面100a。舉例來說，第一凹口220的第一側壁220a與上表面100a之間的夾角可大約為55°至90°的範圍。
請參照第2C圖，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在晶片100的上表面100a上順應性形成一絕緣層260，其延伸至第一凹口220內、絕緣層140內的第一開口190及第二開口180內。在本實施例中，絕緣層260可包括無機材料例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，去除第一開口190及第二開口180內的絕緣層260，以暴露出部分的感測單元170及信號接墊區160。
請參照第2D圖，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)，在絕緣層260上形成一導電層，並延伸至第一開口190、第二開口180及第一凹口220內。在一實施例中，上述導電層可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
接著，可透過微影製程及蝕刻製程，圖案化上述導電層，以同時形成複數導電延伸部280a及圖案化的重佈線層280b。導電延伸部280a位於第一開口190內且電性連接對應的感測單元170，並自第一開口190延伸至晶片100的上表面100a上方。
重佈線層280b自絕緣層260上順應性延伸至第二開口180及第一凹口220的第一側壁220a及第一底部220b上，且可經由第二開口180電性連接暴露出的接墊區160。在一實施例中，重佈線層280b未延伸至第一凹口220的第一底部220b之邊緣。再者，當基底150包括半導體材料時，重佈線層280b可透過絕緣層260與半導體材料電性隔離。
請參照第2E圖，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在導電延伸部280a、重佈線層280b及絕緣層260上順應性形成一保護層300，其延伸至第一開口190、第二開口180及第一凹口220內。在另一實施例中，重佈線層280b或導電延伸部280a可被暴露出來。在本實施例中，保護層300可包括無機材 料例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在保護層300內形成一個或一個以上的開口，暴露出重佈線層280b的一部分。在本實施例中，開口320及340形成於保護層300內，以分別暴露出第二開口180及第一凹口220內的重佈線層280b。
在其他實施例中，保護層300內可僅形成開口340。可以理解的是，保護層300內的開口的數量及位置係取決於設計需求而不限定於此。
接著，沿著切割道(未繪示)，對晶圓進行切割製程，以形成複數獨立的晶片100。在進行切割製程之後，每一晶片的第一凹口220係沿著晶片100的側壁自上表面100a朝下表面100b延伸。
請參照第2F圖，可透過一黏著層(例如，黏著膠)360，將一外部元件380貼附於獨立的晶片中基底150的下表面100b上。在本實施例中，外部元件380可為電路板、晶片或中介層。以電路板為例，外部元件380內可具有一個或一個以上的接墊區400。相似地，接墊區400可包括多個導電墊，且導電墊可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明，且僅繪示出一個接墊區400的一個導電墊作為範例說明。
接著，可透過焊接(Wire Bonding)製程，以外部元 件380的接墊區400為起始的第二端點440b，形成一接線440，並以第一端點440a電性連接第一凹口220之第一底部220b上之重佈線層280b。在本實施例中，接線440具有一最高部分440c，其與第一凹口220之第一底部220b之距離為H1。在本實施例中，接線440可包括金或其他適合的導電材料。
在另一實施例中，如第3圖所示，其差異在於藉由蝕刻或切割製程移除部分基底形成一第二凹口230，其自第一凹口220之第一底部220b朝下表面延伸，第二凹口230具有第二側壁230a及第二底部230b，其中第二凹口230之第二側壁230a係鄰接基底150，且在下層之第二凹口230之橫向寬度係窄於上層之第一凹口220。在一實施例中，絕緣層260延伸至第二凹口230之第二側壁230a及第二底部230b。
在本實施例中，接線440之第一端點440a電性接觸上層第一凹口220底部上之重佈線層280b，因此除能夠進一步降低接線440的最高高度外，更由於第二凹口230增加了接線440與第一凹口220之第一底部220b之間距，因此可減少接線因碰觸第一凹口220邊緣而短路或斷線的機率。
又另一實施例中，第4圖中的晶片封裝體之結構類似於第3圖中的晶片封裝體之結構，差異在於藉由蝕刻或切割製程使在下層之第二凹口230之橫向寬度寬於上層之第一凹口220，同時，重佈線層280b進一步延伸至下層之第二凹口230之第二側壁230a及第二底部230b，但未延伸至第二底部230b之邊緣。而接線440之第一端點440a則自開口340電性接觸下層之第二凹口230之第二底部230b上之重佈線層280b。
在本實施例中，由於第二凹口230進一步延伸至基底150內，因此能夠進一步降低接線440的最高高度，但較不影響基底之結構強度，且可避免直接蝕刻上層之第一凹口220而因過度蝕刻造成絕緣層140與基底150介面之底切現象。
又另一實施例中，第5圖中的晶片封裝體之結構類似於第4圖中的晶片封裝體之結構，差異在於第5圖中的第二凹口230之深度大於第4圖中的第二凹口230之深度，且接線440之最高部分440c低於晶片100的上表面100a，例如接線440之最高部分440c與淺凹槽結構之底部(亦即，第二凹口230的第二底部230b)之間的距離H1小於淺凹槽結構的深度H2。
請參照第2G圖，可透過模塑成型(molding)製程或其他適合的製程，在晶片100的上表面100a上形成一封裝層460，其可選擇性覆蓋第一凹口220、第二凹口230(如第2及3圖所示)、外部元件380及接線440或可更延伸至晶片100的上表面100a，於感測區或元件區200上方形成一扁平化接觸表面。
接著，可透過沉積製程(例如，塗佈製程或其他適合的製程)，在封裝層460上形成一裝飾層480，其可依據設計需求而具有色彩，以顯示具有感測功能的區域。接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在裝飾層480上形成一保護層(例如，藍寶石基底或硬塑膠)500，以進一步提供耐磨、防刮及高可靠度的表面。
根據本發明的上述實施例，透過同一製程同時形成第一開口190及第二開口180，且透過同一製程同時形成導電 延伸部280a及重佈線層280b。電性連接至感測單元170之導電延伸部280a構成感測陣列的一部分，且自第一開口190延伸至晶片100的上表面100a上方，使得感測陣列與其上方的扁平化接觸表面之間的距離可透過導電延伸部280a而縮短，因此能夠提升感測陣列的敏感度，而無需增加額外的製程步驟及製造成本。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
100‧‧‧晶片
100a‧‧‧上表面
100b‧‧‧下表面
140、260‧‧‧絕緣層
150‧‧‧基底
160‧‧‧信號接墊區
170‧‧‧感測單元
180‧‧‧第二開口
190‧‧‧第一開口
200‧‧‧感測區或元件區
220‧‧‧第一凹口
220a‧‧‧第一側壁
220b‧‧‧第一底部
230‧‧‧第二凹口
230a‧‧‧第二側壁
230b‧‧‧第二底部
280a‧‧‧導電延伸部
280b‧‧‧重佈線層
300‧‧‧保護層
320、340‧‧‧開口
360‧‧‧黏著層
380‧‧‧外部元件
400‧‧‧接墊區
440‧‧‧接線
440a‧‧‧第一端點
440b‧‧‧第二端點
440c‧‧‧最高部分
460‧‧‧封裝層
480‧‧‧裝飾層
500‧‧‧保護層
D1、D2‧‧‧深度
H1‧‧‧距離
H2‧‧‧深度

Claims (27)

  1. 一種晶片封裝體，包括：一晶片，其包括：一感測區或元件區，鄰近於該晶片的一上表面；以及一感測陣列，位於該感測區或元件區內，且包括複數感測單元；複數第一開口，位於該晶片內，以對應地暴露出該等感測單元；以及複數導電延伸部，設置於該等第一開口內且電性連接該等感測單元，並自該等第一開口延伸至該晶片的該上表面上方。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該晶片為一指紋辨識晶片。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該晶片更包括一信號接墊區，鄰近於該晶片的該上表面，且位於該感測區或元件區外側，且其中該晶片封裝體更包括：一第二開口，位於該晶片內，以暴露出該信號接墊區；一淺凹槽結構，位於該信號接墊區外側，並自該晶片的該上表面朝該晶片的一下表面延伸；以及一重佈線層，經由該第二開口與該信號接墊區電性連接，並延伸至該淺凹槽結構內。
  4. 如申請專利範圍第3項所述之晶片封裝體，其中該重佈線層與該等導電延伸部由同一材料層所構成。
  5. 如申請專利範圍第3項所述之晶片封裝體，更包括一接線， 其具有一第一端點及一第二端點，其中該第一端點於該淺凹槽結構內電性連接該重佈線層，且該第二端點用於外部電性連接。
  6. 如申請專利範圍第5項所述之晶片封裝體，其中該接線之一最高部分低於該晶片的該上表面。
  7. 如申請專利範圍第5項所述之晶片封裝體，其中該接線之該第一端點及該第二端點低於該晶片的該上表面，而該接線之一最高部分突出於該晶片的該上表面。
  8. 如申請專利範圍第7項所述之晶片封裝體，更包括一封裝層，該封裝層覆蓋該接線及該上表面，於該感測區或元件區上方形成一扁平化接觸表面，其中該封裝層於該感測區或元件區上之覆蓋厚度係決定於該接線之該最高部分與該淺凹槽結構之底部之間的距離與該淺凹槽結構的深度之差值。
  9. 如申請專利範圍第3項所述之晶片封裝體，其中該淺凹槽結構至少具有一第一凹口及一第二凹口，且該第二凹口位於該第一凹口下方，且其中該重佈線層延伸至該第一凹口之一第一側壁及一第一底部。
  10. 如申請專利範圍第9項所述之晶片封裝體，其中該第二凹口自該第一凹口之該第一底部朝該晶片的該下表面延伸。
  11. 如申請專利範圍第9項所述之晶片封裝體，其中該重佈線層更延伸至該第二凹口之一第二側壁及一第二底部。
  12. 如申請專利範圍第9項所述之晶片封裝體，其中該晶片包括一基底及一絕緣層，其中該第一凹口之該第一側壁鄰接 該絕緣層及部分之該基底，且該第二凹口之一第二側壁鄰接該基底。
  13. 一種晶片封裝體的製造方法，包括：提供一晶片，其包括：一感測區或元件區，鄰近於該晶片的一上表面；以及一感測陣列，位於該感測區或元件區內，且包括複數感測單元；在該晶片內形成複數第一開口，對應地暴露出該等感測單元；以及在該等第一開口內形成複數導電延伸部，其電性連接該等感測單元，並自該等第一開口延伸至該晶片的該上表面上方。
  14. 如申請專利範圍第13項所述之晶片封裝體的製造方法，其中該晶片為一指紋辨識晶片。
  15. 如申請專利範圍第13項所述之晶片封裝體的製造方法，其中該晶片更包括一信號接墊區，鄰近於該晶片的該上表面，且位於該感測區或元件區外側，且其中形成該等第一開口的步驟更包括在該晶片內形成一第二開口，暴露出該信號接墊區。
  16. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中形成該等導電延伸部的步驟包括：在該晶片的該上表面上方形成一導電層，並延伸至該等第一開口內；以及圖案化該導電層，以形成該等導電延伸部。
  17. 如申請專利範圍第16項所述之晶片封裝體的製造方法，更包括在形成該導電層之前，在該晶片內形成一淺凹槽結構，其位於該信號接墊區外側，並自該晶片的該上表面朝該晶片的一下表面延伸，其中該導電層更延伸至該第二開口及該淺凹槽結構內。
  18. 如申請專利範圍第17項所述之晶片封裝體的製造方法，其中圖案化該導電層的步驟更包括形成一重佈線層，其經由該第二開口與該信號接墊區電性連接，並延伸至該淺凹槽結構內。
  19. 如申請專利範圍第18項所述之晶片封裝體的製造方法，更包括焊接一接線至該晶片，其中該接線之一第一端點於該淺凹槽結構內電性連接該重佈線層，且該接線之一第二端點用於外部電性連接。
  20. 如申請專利範圍第19項所述之晶片封裝體的製造方法，其中該接線之該第二端點為焊接之起始點。
  21. 如申請專利範圍第19項所述之晶片封裝體的製造方法，其中該接線之一最高部分低於該晶片的該上表面。
  22. 如申請專利範圍第19項所述之晶片封裝體的製造方法，其中該接線之該第一端點及該第二端點低於該晶片的該上表面，而該接線之一最高部分突出於該晶片的該上表面。
  23. 如申請專利範圍第22項所述之晶片封裝體的製造方法，更包括透過一封裝層覆蓋該接線及該上表面，以於該感測區或元件區上方形成一扁平化接觸表面，其中該封裝層於該感測區或元件區上之覆蓋厚度係決定於該接線之該最高部 分與該淺凹槽結構之底部之間的距離與該淺凹槽結構的深度之差值。
  24. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該淺凹槽結構至少具有一第一凹口及一第二凹口，且該第二凹口位於該第一凹口下方，且其中該重佈線層延伸至該第一凹口之一第一側壁及一第一底部。
  25. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中該第二凹口自該第一凹口之該第一底部朝該晶片的該下表面延伸。
  26. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中該重佈線層更延伸至該第二凹口之一第二側壁及一第二底部。
  27. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中該晶片包括一基底及一絕緣層，其中該第一凹口之該第一側壁鄰接該絕緣層及部分之該基底，且該第二凹口之一第二側壁鄰接該基底。
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