CN104347537A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN104347537A
CN104347537A CN201410355749.8A CN201410355749A CN104347537A CN 104347537 A CN104347537 A CN 104347537A CN 201410355749 A CN201410355749 A CN 201410355749A CN 104347537 A CN104347537 A CN 104347537A
Authority
CN
China
Prior art keywords
recess
wafer
wafer encapsulation
extends
adjacent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410355749.8A
Other languages
English (en)
Other versions
CN104347537B (zh
Inventor
何彦仕
张恕铭
刘沧宇
黄玉龙
林超彦
孙唯伦
陈键辉
廖季昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/950,101 external-priority patent/US8952501B2/en
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN104347537A publication Critical patent/CN104347537A/zh
Application granted granted Critical
Publication of CN104347537B publication Critical patent/CN104347537B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明揭露一种晶片封装体及其制造方法，该晶片封装体包括：一晶片，具有上表面、下表面及侧壁，且包括一信号接垫区邻近于上表面；一第一凹口沿着侧壁自上表面朝下表面延伸；至少一个第二凹口自第一凹口的一第一底部朝下表面延伸；第一凹口及第二凹口还沿着上表面的一侧边横向延伸，且第一凹口沿着侧边延伸的长度大于第二凹口沿着侧边延伸的长度；一重布线层电性连接信号接垫区且延伸至第二凹口内。本发明可降低导电结构/接线的最高部分，还使晶片具有足够的结构强度，进而提升晶片封装体的品质。再者，本发明还可增加晶片封装体的输出信号的布局弹性。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
背景技术
晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。传统晶片封装体的制程涉及多道的图案化制程与材料沉积制程，不仅耗费生产成本，亦需较长的制程时间。
因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题，并提供更为简化与快速的晶片封装技术。
发明内容
本发明实施例提供一种晶片封装体，包括一晶片，其具有上表面、下表面及侧壁，且包括一信号接垫区邻近于上表面。一第一凹口沿着侧壁自上表面朝下表面延伸。至少一个第二凹口自第一凹口的一第一底部朝下表面延伸。第一凹口及第二凹口还沿着上表面的一侧边横向延伸，且第一凹口沿着侧边延伸的长度大于第二凹口沿着侧边延伸的长度。一重布线层电性连接信号接垫区且延伸至第二凹口内。
本发明实施例提供一种晶片封装体的制造方法，包括提供一晶圆，其包括多个晶片，每一晶片具有一上表面及一下表面且包括一信号接垫区邻近于上表面。形成一第一凹口，自上表面朝下表面延伸。形成至少一个第二凹口，自第一凹口的一第一底部朝下表面延伸。形成一重布线层，电性连接信号接垫区且延伸至第二凹口内。切割晶圆以分离晶片，使得每一晶片具有一侧壁，且第一凹口沿着侧壁延伸。第一凹口及第二凹口还沿着上表面的一侧边横向延伸，且第一凹口沿着侧边延伸的长度大于第二凹口沿着侧边延伸的长度。
本发明可降低导电结构/接线的最高部分，还使晶片具有足够的结构强度，进而提升晶片封装体的品质。再者，本发明还可增加晶片封装体的输出信号的布局弹性。
附图说明
图1至6绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
图7绘示出根据本发明一实施例的晶片封装体的平面示意图。
图8绘示出图7中晶片封装体的部分P的放大立体图。
其中，附图中符合的简单说明如下：
100 晶片；
100a 上表面；
100b 下表面；
101、102、103、104 侧边；
140、260 绝缘层；
150 基底；
160 信号接垫区；
200 感测区或元件区；
220 第一凹口；
220a 第一侧壁；
220b 第一底部；
230 第二凹口；
230a 第二侧壁；
230b 第二底部；
280 重布线层；
300 保护层；
320、340 开口；
360 粘着层；
380 晶片、中介层或电路板；
440 导电结构/接线；
440a 第一端点；
440b 第二端点；
440c 最高部分；
D1、D2 深度；
L1、L2 长度；
P 部分；
SC 切割道；
W1、W2 宽度。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装感测晶片，例如指纹辨识器等生物辨识晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electroniccomponents)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、微流体系统(micro fluidicsystems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)的部分或全部制程对影像感测元件、发光二极管(light-emitting diodes，LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acousticwave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。
请参照图6，其绘示出根据本发明一实施例的晶片封装体的剖面示意图。为了简化图式，此处仅绘示出一部分的晶片封装体。在本实施例中，晶片封装体包括一晶片100、一第一凹口220、一第二凹口230及一重布线层(redistribution layer，RDL)280。晶片100具有一上表面100a及一下表面100b。在一实施例中，晶片100包括邻近于上表面100a的一绝缘层140以及邻近于下表面100b的一下层基底150，一般而言，绝缘层140可由层间介电层(interlayerdielectric，ILD)、金属间介电层(inter-metal dielectric，IMD)及覆盖的钝化层(passivation)组成。在本实施例中，绝缘层140可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。在本实施例中，基底150可包括硅或其他半导体材料。
在本实施例中，晶片100可包括一信号接垫区160以及一感测区或元件区200，其可邻近于上表面100a。在一实施例中，信号接垫区160包括多个导电垫，其可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出绝缘层140内的一个导电垫作为范例说明。在本实施例中，绝缘层140内可包括一个或一个以上的开口，暴露出对应的导电垫。
在一实施例中，晶片100的感测区或元件区200内包括一感测元件，其可用以感测生物特征，亦即晶片100是一生物感测晶片(例如，指纹辨识晶片)。在另一实施例中，晶片100用以感测环境特征，例如晶片100可包括一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件或其他适合的感测元件。又一实施例中，晶片100可包括一影像感测元件。在一实施例中，晶片100内的感测元件可通过绝缘层140内的内连线结构(未绘示)与信号接垫区160电性连接。
在一实施例中，第一凹口220位于感测区或元件区200及信号接垫区160外侧，并沿着晶片100的一侧壁自上表面100a朝下表面100b延伸，以暴露出下层基底150。在其他实施例中，第一凹口220可位于感测区或元件区200外侧，并暴露出下层基底150。
第一凹口220具有一第一侧壁220a及一第一底部220b。在一实施例中，第一凹口220的第一侧壁220a为绝缘层140的一边缘。再者，第一底部220b可位于或低于绝缘层140与基底150之间的界面。在一实施例中，第一侧壁220a可大致上垂直于上表面100a。在其他实施例中，第一侧壁220a可大致上倾斜于上表面100a。另外，第一底部220b并不限定于与上表面100a平行。
在一实施例中，第一凹口220横向地延伸横跨上表面100a的四个侧边101、102、103及104的全部长度，使得侧边101、102、103及104朝上表面100a的内侧退缩，如图7所示。在另一实施例中，第一凹口220可横向地延伸横跨上表面100a的侧边101的全部长度且还沿着相邻的侧边102或侧边103的一部分或全部长度延伸，而未沿着侧边104延伸。又另一实施例中，第一凹口220可横向地延伸横跨上表面100a的侧边101的全部长度且还沿着相邻的两个侧边102及103的一部分或全部长度延伸，而未沿着侧边104延伸。在其他实施例中，第一凹口220可沿着侧边101的一部分或全部长度横向地延伸，而未沿着侧边102、103及104延伸。
第二凹口230沿着晶片100的侧壁自第一凹口220的第一底部220b朝下表面100b延伸，且第二凹口230具有一第二侧壁230a及一第二底部230b。在本实施例中，第二侧壁230a可大致上垂直于上表面100a。在其他实施例中，第二侧壁230a可大致上倾斜于上表面100a。另外，第二底部230b并不限定于与上表面100a平行。
在本实施例中，如图7及图8所示，晶片封装体可包括多个独立的第二凹口230，其自第一底部220b朝下表面100b延伸，并分别沿着上表面100a的侧边101、102、103及104的一部分长度延伸。再者，第一凹口220沿着侧边101横向延伸的长度L1大于第二凹口230沿着侧边101横向延伸的长度L2。相似地，第一凹口220沿着侧边102、103或104横向延伸的长度大于对应的第二凹口230沿着同一侧边102、103或104横向延伸的长度。另外，虽然未绘示于图式中，可以理解的是，只要第一凹口220沿着上表面100a的侧边横向延伸的长度大于对应的第二凹口230沿着同一侧边横向延伸的长度，第一凹口220的长度、第二凹口230的位置、数量及尺寸皆可具有其他的配置方式。举例来说，晶片封装体可仅具有一个第二凹口230沿着上表面100a的侧边101、102、103或104的一部分长度横向地延伸，而第一凹口220可沿着同一侧边的全部长度横向地延伸。
在本实施例中，第一凹口220的深度D1小于第二凹口230的深度D2，如图3所示。再者，第一底部220b的宽度W1小于第二底部230b的宽度W2。
在一实施例中，可选择性设置一绝缘层260以顺应性设置于晶片100的上表面100a上。绝缘层260经由第一凹口220而延伸至第二侧壁230a及第二底部230b，并暴露出一部分的信号接垫区160。在本实施例中，绝缘层260可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
图案化的重布线层280顺应性设置于绝缘层260上。重布线层280延伸至第二侧壁230a及第二底部230b上，并电性连接至暴露出的信号接垫区160。在一实施例中，重布线层280未延伸至第二底部230b的边缘。在一实施例中，当基底150包括半导体材料时，重布线层280可通过绝缘层260与半导体材料电性绝缘。在一实施例中，重布线层280可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
一保护(protection)层300顺应性设置于重布线层280及绝缘层260上，且延伸至第一凹口220及第二凹口230内。保护层300内包括一个或一个以上的开口，暴露出重布线层280的一部分。在本实施例中，保护层300内包括开口320及340，分别暴露出信号接垫区160上及第二凹口230内的重布线层280。在另一实施例中，保护层300内可仅包括开口340，例如保护层300完全覆盖信号接垫区160上的重布线层280。在其他实施例中，保护层300内可包括暴露出第二凹口230内的重布线层280的多个开口340。在本实施例中，保护层300可包括无机材料，例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
另一晶片(例如，处理器)、中介层(interposer)或电路板380可通过一粘着层(例如，粘着胶(glue))360贴附于晶片100的下表面100b，且通过延伸至第二凹口230内的重布线层280及一导电结构440(例如，导电凸块或接线)而与信号接垫区160电性连接。在其他实施例中，可另外将一电路板(未绘示)设置于晶片或中介层380下方，而形成晶片堆叠封装体。以接线作为导电结构为例，接线440具有一第一端点440a及一第二端点440b。第一端点440a设置于延伸至第二凹口230内的重布线层280上，且通过开口340与重布线层280电性连接，而第二端点440b设置于晶片、中介层或电路板380上且与其电性连接。在其他实施例中，接线440的第一端点440a可设置于信号接垫区160上的重布线层280上，且通过开口320与重布线层280电性连接。
在一实施例中，接线440的一最高部分440c低于上表面100a。在其他实施例中，接线440的最高部分440c可突出于上表面100a。再者，接线440可包括金或其他适合的导电材料。
一封装层(encapsulant，未绘示)可选择性(optionally)覆盖导电结构440及一部分的晶片100，或还可延伸至上表面100a上，以于感测区或元件区200上方形成一扁平化接触表面。在本实施例中，封装层(encapsulant)可由形塑材料(molding material)或密封材料(sealing material)所构成。
根据本发明的上述实施例，由于晶片100包括第一凹口220及第二凹口230，且一部分的导电结构/接线440设置于其中，因此可降低晶片封装体的尺寸。当通过第一凹口220及第二凹口230使得导电结构/接线440的最高部分440c低于上表面100a时，晶片封装体的尺寸可进一步降低。再者，当封装层还延伸至上表面100a而于感测区或元件区200上方形成一扁平化接触表面时，可通过第一凹口220及第二凹口230大幅降低感测区或元件区200上方的封装层的厚度，因此可提升感测区或元件区200的灵敏度。
以下配合图1至6说明本发明一实施例的晶片封装体的制造方法，其中图1至6绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
请参照图1，提供具有多个晶片区120的晶圆。晶片区120定义出多个晶片100，且切割道SC定义于晶片区120之间。为了简化图式，此处仅绘示出单一晶片区120的一部分。晶片100具有一上表面100a及一下表面100b。在一实施例中，晶片100包括邻近于上表面100a的一绝缘层140以及邻近于下表面100b的一下层基底150，一般而言，绝缘层140可由层间介电层(ILD)、金属间介电层(IMD)及覆盖的钝化层(passivation)组成。在本实施例中，绝缘层140可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。在本实施例中，基底150可包括硅或其他半导体材料。
在本实施例中，每一晶片区120内的晶片100可包括一信号接垫区160以及一感测区或元件区200，其可邻近于上表面100a。在一实施例中，信号接垫区160包括多个导电垫，其可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出绝缘层140内的一个导电垫作为范例说明。在本实施例中，绝缘层140内可包括一个或一个以上的开口，暴露出对应的导电垫。
在一实施例中，晶片100的感测区或元件区200内包括一感测元件，其可用以感测生物特征，亦即晶片100是一生物感测晶片(例如，指纹辨识晶片)。在另一实施例中，晶片100用以感测环境特征，例如晶片100可包括一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件或其他适合的感测元件。又一实施例中，晶片100可包括一影像感测元件。在一实施例中，晶片100内的感测元件可通过绝缘层140内的内连线结构(未绘示)与信号接垫区160电性连接。
请参照图2，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)或切割制程，在每一晶片区120内的晶片100内形成一第一凹口220。每一晶片区120内的第一凹口220形成于感测区或元件区200及信号接垫区160外侧，并沿着晶片区120之间的切割道SC自上表面100a朝下表面100b延伸，以暴露出下层基底150。在其他实施例中，第一凹口220可形成于感测区或元件区200外侧，并暴露出下层基底150。
第一凹口220具有一第一侧壁220a及一第一底部220b。在一实施例中，第一凹口220的第一侧壁220a为绝缘层140的一边缘。再者，第一底部220b可位于或低于绝缘层140与基底150之间的界面。在一实施例中，第一侧壁220a可大致上垂直于上表面100a。在其他实施例中，第一侧壁220a可大致上倾斜于上表面100a。另外，第一底部220b并不限定于与上表面100a平行。
请参照图3，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)或切割制程，在每一晶片区120内的晶片100内形成一个或一个以上的第二凹口230。每一晶片区120内的第二凹口230沿着晶片区120之间的切割道SC自第一凹口220的第一底部220b朝下表面100b延伸。第二凹口230具有一第二侧壁230a及一第二底部230b。在本实施例中，第二侧壁230a可大致上垂直于上表面100a。在其他实施例中，第二侧壁230a可大致上倾斜于上表面100a。另外，第二底部230b并不限定于与上表面100a平行。
在本实施例中，第一凹口220的深度D1小于第二凹口230的深度D2，如图3所示。再者，第一底部220b的宽度W1小于第二底部230b的宽度W2，如图6所示。
请参照图4，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在晶片100的上表面100a上顺应性形成一选择性的绝缘层260，其经由第一凹口220而延伸至第二侧壁230a及第二底部230b。在本实施例中，绝缘层260可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，去除信号接垫区160上方的绝缘层260，以暴露出一部分的信号接垫区160。接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层260上形成一图案化的重布线层280。重布线层280延伸至第二侧壁230a及第二底部230b上，并电性连接至暴露出的信号接垫区160。在一实施例中，重布线层280未延伸至第二底部230b的边缘。在一实施例中，当基底150包括半导体材料时，重布线层280可通过绝缘层260与半导体材料电性绝缘。在一实施例中，重布线层280可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
请参照图5，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在重布线层280及绝缘层260上顺应性形成一保护层300，其延伸至第一凹口220及第二凹口230内。在本实施例中，保护层300可包括无机材料，例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在保护层300内形成一个或一个以上的开口，暴露出重布线层280的一部分。在本实施例中，开口320及340形成于保护层300内，以分别暴露出信号接垫区160上及第二凹口230内的重布线层280。在另一实施例中，保护层300内可仅包括开口340，例如保护层300完全覆盖信号接垫区160上的重布线层280。在其他实施例中，保护层300内可包括暴露出第二凹口230内的重布线层280的多个开口340。可以理解的是，保护层300内的开口的数量及位置取决于设计需求而不限定于此。
接着，沿着晶片区120之间的切割道SC，对晶圆进行切割制程，以形成多个独立的晶片100。在进行切割制程之后，每一晶片的第一凹口220沿着晶片100的侧壁自上表面100a朝下表面100b延伸，且第二凹口230沿着晶片100的侧壁自第一底部220b朝下表面100b延伸。在一实施例中，第一凹口220横向地延伸至上表面100a的四个角落，且连续地延伸横跨侧边101、102、103及104的全部长度，使得侧边101、102、103及104朝上表面100a的内侧退缩，如图7所示。在另一实施例中，第一凹口220可横向地延伸横跨上表面100a的侧边101的全部长度且还沿着相邻的侧边102或侧边103的一部分或全部长度延伸，而未沿着侧边104延伸。又另一实施例中，第一凹口220可横向地延伸横跨上表面100a的侧边101的全部长度且还沿着相邻的两个侧边102及103的一部分或全部长度延伸，而未沿着侧边104延伸。在其他实施例中，第一凹口220可沿着侧边101的一部分或全部长度横向地延伸，而未沿着侧边102、103及104延伸。
在本实施例中，如图7及图8所示，晶片封装体可包括多个独立的第二凹口230，其自第一底部220b朝下表面100b延伸，并分别沿着上表面100a的侧边101、102、103及104的一部分长度延伸。再者，第一凹口220沿着侧边101横向延伸的长度L1大于第二凹口230沿着侧边101横向延伸的长度L2。相似地，第一凹口220沿着侧边102、103或104横向延伸的长度大于对应的第二凹口230沿着同一侧边102、103或104横向延伸的长度。另外，虽然未绘示于图式中，可以理解的是，当第一凹口220延伸横跨上表面100a的一侧边的全部长度或宽度时，沿着同一侧边横向延伸的第二凹口230可具有各种配置方式。
在本实施例中，晶片100包括由第一侧壁220a、第一底部220b、第二侧壁230a及第二底部230b所构成的阶梯状(step-like)侧壁，以及由第一侧壁220a及第一底部220b所构成的相邻的悬崖状(cliff-form)侧壁，如图8所示，其中图8绘示出图7中晶片封装体的部分P的放大立体图。
可以理解的是，图1至图8中第二凹口230的数量仅作为范例说明，并不限定于此，其实际数量取决于设计需求。举例来说，在一实施例中，可通过进行多次切割制程或多次微影制程及蚀刻制程，在晶片100内形成两个或两个以上连续的第二凹口230，使得晶片100可包括由第一侧壁220a、第一底部220b、多个第二侧壁230a及多个第二底部230b所构成的多阶状(multi-step)侧壁。
请参照图6，可通过一粘着层(例如，粘着胶)360，将另一晶片(例如，处理器)、中介层(interposer)或电路板380贴附于独立的晶片100的下表面100b，且通过延伸至第二凹口230内的重布线层280及一导电结构440(例如，导电凸块或接线)而与信号接垫区160电性连接。在其他实施例中，可另外将一电路板(未绘示)设置于晶片或中介层380下方，而形成晶片堆叠封装体。
以接线为例，可通过焊接(Wire Bonding)制程，形成具有一第一端点440a及一第二端点440b的一接线440。接线440的第一端点440a形成于延伸至第二凹口230内的重布线层280上，且通过开口340与重布线层280电性连接。接线440的第二端点440b形成于晶片、中介层或电路板380上且与其电性连接。举例来说，接线440的第二端点440b可为焊接的起始点，而后续才形成接线440的第一端点440a。在其他实施例中，接线440的第一端点440a可形成于信号接垫区160上的重布线层280上，且通过开口320与重布线层280电性连接。
在一实施例中，接线440的最高部分440c低于上表面100a。在其他实施例中，接线440的最高部分440c可突出于上表面100a。再者，接线440可包括金或其他适合的导电材料。由于晶片100包括第一凹口220及第二凹口230，因此晶片100与晶片、中介层或电路板380之间的导电路径可经由晶片100的侧壁自上表面100a向下引导。
在一实施例中，可通过模塑成型(molding)制程或其他适合的制程，在晶片100上形成一封装层(未绘示)，其可选择性覆盖导电结构440及一部分的晶片100，或还可延伸至上表面100a上，以于感测区或元件区200上方形成一扁平化接触表面。在本实施例中，封装层可包括形塑材料或密封材料。
在一实施例中，通过形成第一凹口220及第二凹口230，导电结构/接线440的最高部分440c可低于上表面100a，使得晶片封装体的整体高度可大幅降低。再者，由于感测区或元件区200上方的封装层的厚度也可通过第一凹口220及第二凹口230进一步降低，因此可提升感测区或元件区200的感测敏感度。
根据本发明的上述实施例，通过在晶片100内连续地形成第一凹口220及第二凹口230，而并非仅形成单一凹口且将其直接向下延伸而去除过多基底材料，除了可以尽可能降低导电结构/接线440的最高部分之外，还能够使晶片100具有足够的结构强度，并避免绝缘层140与基底150之间的界面出现底切现象，进而提升晶片封装体的品质。再者，第一凹口220横跨晶片100的全部长度或宽度，可增加晶片封装体的输出信号的布局弹性。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (20)

1.一种晶片封装体，其特征在于，包括：
一晶片，具有一上表面、一下表面及一侧壁，其中该晶片包括一信号接垫区邻近于该上表面；
一第一凹口，沿着该侧壁自该上表面朝该下表面延伸；
至少一个第二凹口，自该第一凹口的一第一底部朝该下表面延伸，其中该第一凹口及该至少一个第二凹口还沿着该上表面的一侧边横向延伸，且该第一凹口沿着该侧边延伸的长度大于该第二凹口沿着该侧边延伸的长度；以及
一重布线层，电性连接该信号接垫区且延伸至该至少一个第二凹口内。
2.根据权利要求1所述的晶片封装体，其特征在于，该晶片包括一绝缘层邻近于该上表面及一基底邻近于该下表面，且该第一底部位于或低于该绝缘层与该基底之间的界面。
3.根据权利要求1所述的晶片封装体，其特征在于，该第一凹口延伸横跨该上表面的该侧边的全部长度。
4.根据权利要求3所述的晶片封装体，其特征在于，该第一凹口还沿着该上表面相邻于该侧边的一另一侧边的至少一部分长度延伸。
5.根据权利要求4所述的晶片封装体，其特征在于，该晶片封装体包括多个第二凹口，所述第二凹口分别沿着该上表面的该侧边及相邻的该另一侧边延伸。
6.根据权利要求3所述的晶片封装体，其特征在于，该第一凹口还沿着该上表面相邻于该侧边的两侧边的至少一部分长度延伸。
7.根据权利要求6所述的晶片封装体，其特征在于，该晶片封装体包括多个第二凹口，所述第二凹口分别沿着该上表面的该侧边及相邻的该两侧边延伸。
8.根据权利要求1所述的晶片封装体，其特征在于，该第一凹口的深度小于该至少一个第二凹口的深度。
9.根据权利要求1所述的晶片封装体，其特征在于，该第一凹口的该第一底部的宽度小于该至少一个第二凹口的该第一底部的宽度。
10.根据权利要求1所述的晶片封装体，其特征在于，还包括一另一晶片、一转接板或一电路板，设置于该下表面下方，且电性连接至该重布线层。
11.一种晶片封装体的制造方法，其特征在于，包括：
提供一晶圆，该晶圆包括多个晶片，每一晶片具有一上表面及一下表面且包括一信号接垫区邻近于该上表面；
形成一第一凹口，该第一凹口自该上表面朝该下表面延伸；
形成至少一个第二凹口，所述第二凹口自该第一凹口的一第一底部朝该下表面延伸；
形成一重布线层，该重布线层电性连接该信号接垫区且延伸至该至少一个第二凹口内；以及
切割该晶圆以分离该些晶片，使得该每一晶片具有一侧壁，且该第一凹口沿着该侧壁延伸，其中该第一凹口及该至少一个第二凹口还沿着该上表面的一侧边横向延伸，且该第一凹口沿着该侧边延伸的长度大于该第二凹口沿着该侧边延伸的长度。
12.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该晶片包括一绝缘层邻近于该上表面及一基底邻近于该下表面，且该第一底部位于或低于该绝缘层与该基底之间的界面。
13.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该第一凹口延伸横跨该上表面的该侧边的全部长度。
14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，该第一凹口还沿着该上表面相邻于该侧边的一另一侧边的至少一部分长度延伸。
15.根据权利要求14所述的晶片封装体的制造方法，其特征在于，该晶片封装体包括多个第二凹口，所述第二凹口分别沿着该上表面的该侧边及相邻的该另一侧边延伸。
16.根据权利要求13所述的晶片封装体的制造方法，其特征在于，该第一凹口还沿着该上表面相邻于该侧边的两侧边的至少一部分长度延伸。
17.根据权利要求16所述的晶片封装体的制造方法，其特征在于，该晶片封装体包括多个第二凹口，所述第二凹口分别沿着该上表面的该侧边及相邻的该两侧边延伸。
18.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该第一凹口的深度小于该至少一个第二凹口的深度。
19.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该第一凹口的该第一底部的宽度小于该至少一个第二凹口的该第一底部的宽度。
20.根据权利要求11所述的晶片封装体的制造方法，其特征在于，还包括一另一晶片、一转接板或一电路板，该另一晶片、该转接板或该电路板设置于该下表面下方，且电性连接至该重布线层。
CN201410355749.8A 2013-07-24 2014-07-24 晶片封装体及其制造方法 Active CN104347537B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US13/950,101 US8952501B2 (en) 2010-05-11 2013-07-24 Chip package and method for forming the same
US13/950,101 2013-07-24
US201462002774P 2014-05-23 2014-05-23
US62/002,774 2014-05-23

Publications (2)

Publication Number Publication Date
CN104347537A true CN104347537A (zh) 2015-02-11
CN104347537B CN104347537B (zh) 2017-05-17

Family

ID=52246203

Family Applications (5)

Application Number Title Priority Date Filing Date
CN201410355765.7A Active CN104347576B (zh) 2013-07-24 2014-07-24 晶片封装体及其制造方法
CN201410355382.XA Active CN104347536B (zh) 2013-07-24 2014-07-24 晶片封装体及其制造方法
CN201410355749.8A Active CN104347537B (zh) 2013-07-24 2014-07-24 晶片封装体及其制造方法
CN201410355754.9A Active CN104347538B (zh) 2013-07-24 2014-07-24 晶片堆叠封装体及其制造方法
CN201420411731.0U Withdrawn - After Issue CN204045565U (zh) 2013-07-24 2014-07-24 晶片封装体

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201410355765.7A Active CN104347576B (zh) 2013-07-24 2014-07-24 晶片封装体及其制造方法
CN201410355382.XA Active CN104347536B (zh) 2013-07-24 2014-07-24 晶片封装体及其制造方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201410355754.9A Active CN104347538B (zh) 2013-07-24 2014-07-24 晶片堆叠封装体及其制造方法
CN201420411731.0U Withdrawn - After Issue CN204045565U (zh) 2013-07-24 2014-07-24 晶片封装体

Country Status (3)

Country Link
CN (5) CN104347576B (zh)
TW (4) TWI534969B (zh)
WO (1) WO2015010638A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105905865A (zh) * 2015-02-25 2016-08-31 英飞凌科技股份有限公司 半导体元件和用于制造半导体元件的方法
CN106477512A (zh) * 2016-11-23 2017-03-08 苏州敏芯微电子技术股份有限公司 压力传感器及其封装方法
CN109945852A (zh) * 2019-03-22 2019-06-28 中国科学院微电子研究所 陀螺仪的封装结构及制作方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI534969B (zh) * 2013-07-24 2016-05-21 精材科技股份有限公司 晶片封裝體及其製造方法
US9640683B2 (en) 2013-11-07 2017-05-02 Xintec Inc. Electrical contact structure with a redistribution layer connected to a stud
US9812413B2 (en) 2015-01-21 2017-11-07 Xintec Inc. Chip module and method for forming the same
US10153175B2 (en) 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same
TW201631716A (zh) * 2015-02-16 2016-09-01 Xintec Inc 一種晶片尺寸等級的感測晶片封裝模組及其製造方法
TWI564961B (zh) * 2015-03-06 2017-01-01 精材科技股份有限公司 半導體結構及其製造方法
CN106206409B (zh) * 2015-05-08 2019-05-07 华邦电子股份有限公司 堆叠电子装置及其制造方法
CN104851853A (zh) * 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装结构及封装方法
CN105181230A (zh) * 2015-08-06 2015-12-23 苏州敏芯微电子技术有限公司 压力传感器及其封装方法
CN108369940A (zh) * 2015-08-31 2018-08-03 英特尔公司 用于多芯片封装的无机中介件
TWI575687B (zh) * 2016-05-19 2017-03-21 茂丞科技股份有限公司 指紋辨識封裝單元及其製造方法
US9941248B2 (en) * 2016-05-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures, pop devices and methods of forming the same
US10978419B1 (en) * 2019-10-14 2021-04-13 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
US11309288B2 (en) 2020-04-08 2022-04-19 Nanya Technology Corporation Electronic system, die assembly and device die
CN111524813B (zh) * 2020-05-06 2021-12-17 江苏永鼎股份有限公司 一种生物识别封装结构及其形成方法
US11616029B2 (en) 2021-05-24 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination sensor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1828851A (zh) * 2006-01-24 2006-09-06 友达光电股份有限公司 薄膜晶体管及其制造方法
US20060270089A1 (en) * 2005-05-25 2006-11-30 Siliconware Precision Industries Co., Ltd. Sensor semiconductor device and method for fabricating the same
CN101276820A (zh) * 2007-03-28 2008-10-01 精材科技股份有限公司 集成电路封装体及其制作方法
CN102244047A (zh) * 2010-05-11 2011-11-16 精材科技股份有限公司 晶片封装体及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10227630A (ja) * 1997-02-14 1998-08-25 Tokai Rika Co Ltd 三次元形状認識センサ
FR2788882A1 (fr) * 1999-01-27 2000-07-28 Schlumberger Systems & Service Dispositif a circuits integres, module electronique pour carte a puce utilisant le dispositif et procede de fabrication dudit dispositif
JP4314685B2 (ja) * 1999-08-20 2009-08-19 ソニー株式会社 指紋認識用半導体装置
JP2005116916A (ja) * 2003-10-10 2005-04-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7199345B1 (en) * 2004-03-26 2007-04-03 Itt Manufacturing Enterprises Inc. Low profile wire bond for an electron sensing device in an image intensifier tube
EP2196944B1 (en) * 2005-10-18 2014-10-01 Authentec Inc. Finger sensor including flexible circuit and associated methods
US7456088B2 (en) * 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
TW200950017A (en) * 2008-05-19 2009-12-01 Lightuning Tech Inc Sensing apparatus with packaging material as sensing protection layer and method of manufacturing the same
JP5406487B2 (ja) * 2008-09-17 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8952501B2 (en) * 2010-05-11 2015-02-10 Xintec, Inc. Chip package and method for forming the same
KR101167159B1 (ko) * 2011-04-22 2012-07-24 (주)세미솔루션 씨씨디 카메라용 센서 통합 칩
TWI534969B (zh) * 2013-07-24 2016-05-21 精材科技股份有限公司 晶片封裝體及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060270089A1 (en) * 2005-05-25 2006-11-30 Siliconware Precision Industries Co., Ltd. Sensor semiconductor device and method for fabricating the same
CN1828851A (zh) * 2006-01-24 2006-09-06 友达光电股份有限公司 薄膜晶体管及其制造方法
CN101276820A (zh) * 2007-03-28 2008-10-01 精材科技股份有限公司 集成电路封装体及其制作方法
CN102244047A (zh) * 2010-05-11 2011-11-16 精材科技股份有限公司 晶片封装体及其形成方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105905865A (zh) * 2015-02-25 2016-08-31 英飞凌科技股份有限公司 半导体元件和用于制造半导体元件的方法
US9938141B2 (en) 2015-02-25 2018-04-10 Infineon Technologies Ag Semiconductor element and methods for manufacturing the same
US10766769B2 (en) 2015-02-25 2020-09-08 Infineon Technologies Ag Semiconductor element and methods for manufacturing the same
CN106477512A (zh) * 2016-11-23 2017-03-08 苏州敏芯微电子技术股份有限公司 压力传感器及其封装方法
CN106477512B (zh) * 2016-11-23 2018-07-31 苏州敏芯微电子技术股份有限公司 压力传感器及其封装方法
CN109945852A (zh) * 2019-03-22 2019-06-28 中国科学院微电子研究所 陀螺仪的封装结构及制作方法
CN109945852B (zh) * 2019-03-22 2021-05-28 中国科学院微电子研究所 陀螺仪的封装结构及制作方法

Also Published As

Publication number Publication date
CN204045565U (zh) 2014-12-24
CN104347576B (zh) 2017-06-09
TW201505142A (zh) 2015-02-01
TWI559495B (zh) 2016-11-21
TW201505155A (zh) 2015-02-01
TW201505144A (zh) 2015-02-01
WO2015010638A1 (zh) 2015-01-29
CN104347536A (zh) 2015-02-11
CN104347537B (zh) 2017-05-17
CN104347538A (zh) 2015-02-11
CN104347538B (zh) 2018-02-16
TW201505143A (zh) 2015-02-01
CN104347576A (zh) 2015-02-11
TWI534969B (zh) 2016-05-21
TWI596722B (zh) 2017-08-21
CN104347536B (zh) 2018-11-16
TWI523171B (zh) 2016-02-21

Similar Documents

Publication Publication Date Title
CN104347537A (zh) 晶片封装体及其制造方法
CN102683311B (zh) 晶片封装体及其形成方法
CN102244047B (zh) 晶片封装体及其形成方法
CN102034778B (zh) 芯片封装体及其制造方法
US9425134B2 (en) Chip package
US9437478B2 (en) Chip package and method for forming the same
US8963312B2 (en) Stacked chip package and method for forming the same
US9355975B2 (en) Chip package and method for forming the same
CN104952812A (zh) 晶片封装体及其制造方法
CN103681537A (zh) 晶片封装体及其形成方法
CN104835793A (zh) 晶片封装体及其制造方法
CN103985683A (zh) 晶片封装体
CN103426838A (zh) 晶片封装体及其形成方法
CN102832180B (zh) 晶片封装体及其形成方法
CN105810600A (zh) 晶片模组及其制造方法
CN204045570U (zh) 晶片封装体
CN105489659B (zh) 晶片封装体及其制造方法
CN204441275U (zh) 晶片封装体
CN104347560A (zh) 晶片封装体及其制造方法
CN102190281A (zh) 芯片封装体及其形成方法
CN103426856A (zh) 晶片封装体及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant