CN104347560A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN104347560A
CN104347560A CN201410355202.8A CN201410355202A CN104347560A CN 104347560 A CN104347560 A CN 104347560A CN 201410355202 A CN201410355202 A CN 201410355202A CN 104347560 A CN104347560 A CN 104347560A
Authority
CN
China
Prior art keywords
substrate
wafer encapsulation
depression
conductive
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410355202.8A
Other languages
English (en)
Other versions
CN104347560B (zh
Inventor
黄玉龙
林超彦
孙唯伦
陈键辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/950,101 external-priority patent/US8952501B2/en
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN104347560A publication Critical patent/CN104347560A/zh
Application granted granted Critical
Publication of CN104347560B publication Critical patent/CN104347560B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid

Abstract

本发明揭露一种晶片封装体及其制造方法，该晶片封装体包括一基底，其具有一上表面及一下表面；一装置区或感测区定义于基底内；一导电垫位于基底的上表面上；至少两个凹陷，包括一上凹陷及一下凹陷，自基底的上表面朝基底的下表面延伸，其中上凹陷的底部及下凹陷的侧壁邻接相同材料而共同形成基底的一侧壁；一导电层与导电垫电性连接，且自基底的上表面延伸至基底的侧壁；以及一绝缘层位于导电层与基底之间。本发明所述的晶片封装体所需的导电接线可顺利地形成，且晶片封装过程中所需的图案化制程步骤可大幅减少，而且晶片封装体的整体高度亦可显著地降低。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装体及其制造方法，特别为有关于一种具有感测晶片的晶片封装体。
背景技术
传统晶片封装体的制程涉及多道的图案化制程与材料沉积制程，不仅耗费生产成本，亦需较长的制程时间。
因此，亟需更为简化与快速的晶片封装技术。
发明内容
本发明实施例提供一种晶片封装体，包括一基底，其具有一上表面及一下表面。一装置区或感测区定义于基底内，一导电垫位于基底的上表面上。至少两个凹陷，包括一上凹陷及一下凹陷，自基底的上表面朝基底的下表面延伸，其中上凹陷的底部及下凹陷的侧壁邻接相同材料而共同形成基底的一侧壁。一导电层与导电垫电性连接，且自基底的上表面延伸至基底的侧壁。一绝缘层位于导电层与半导体基底之间。
本发明实施例提供一种晶片封装体的制造方法，包括提供一基底，该基底具有一上表面及一下表面，其中基底包括至少一装置区或感测区，且至少一导电垫设置于基底的上表面。在基底内形成至少两个凹陷，所述凹陷包括一上凹陷及一下凹陷，其中上凹陷的底部及下凹陷的侧壁邻接相同材料，且其中所述凹陷的侧壁及底部共同形成基底的一侧壁。在基底的上表面及凹陷内形成一绝缘层。在绝缘层上形成一导电层，其中导电层电性连接至导电垫，且自基底的上表面延伸至基底的侧壁。切割基底，以形成多个分离的晶片封装体。
本发明所述的晶片封装体所需的导电接线可顺利地形成，且晶片封装过程中所需的图案化制程步骤可大幅减少，而且晶片封装体的整体高度亦可显著地降低。
附图说明
图1A至1D绘示出根据本发明一实施例的晶片封装体的形成步骤的剖面示意图。
图2A至2C绘示出根据本发明各种实施例的晶片封装体的剖面示意图。
图3A至3E绘示出根据本发明各种实施例的晶片封装体的平面示意图。
其中，附图中符号的简单说明如下：
100  半导体基底
100a  上表面
100b  下表面
101  介电层
102  装置区/感测区
104  导电垫
111、112、113、114  侧边
116  绝缘层
118  导电层
120  电路板
122  接触垫
124  焊球
126  导电结构/接线
302  钝化保护层
304a、304b、304c、306a  凹陷
305  凹陷通道。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital oranalog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro MechanicalSystem，MEMS)、微流体系统(micro fluidic systems)、或利用热、光线或压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)制程对影像感测元件、发光二极管(light-emitting diodes，LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。
图1A至1D绘示出根据本发明一实施例的晶片封装体的形成步骤的剖面示意图。
如图1A所示，提供一半导体基底100，其具有一上表面100a及一下表面100b。举例来说，半导体基底100为一硅基底。在一实施例中，半导体基底100为一硅晶圆，以利于进行晶圆级封装。
如图1A所示，半导体基底100内定义有一装置区或感测区102。电子元件可形成于装置区或感测区102内。在一实施例中，半导体基底100内包括多个装置区或感测区102。举例来说，在一实施例中，装置区或感测区102为感测区(例如，指纹辨识区)。装置区或感测区102内的电子元件可设置于半导体基底100的上表面100a上。在另一实施例中，装置区或感测区102内的电子元件可具有一部分位于半导体基底100的上表面100a上方。另外，又另一实施例中，装置区或感测区102内的电子元件可完全形成于半导体基底100内且自半导体基底100的上表面100a露出。
如图1A所示，一介电层101及一导电垫104可形成于半导体基底100的上表面100a上。导电垫104通过形成于介电层101中的内连线结构(未绘示)而与装置区或感测区102内的电子元件电性连接。在一实施例中，一钝化保护(passivation)层302可形成于半导体基底100的上表面100a上。可将钝化保护层302图案化，以露出装置区或感测区102及导电垫104。钝化保护层302可包括氮化物、氧化物、氮氧化物或其组合，但并不限定于此。在另一实施例中，钝化保护层302可保留于装置区或感测区102上而未被去除。因此，图式中使用虚线绘示装置区或感测区102上的钝化保护层302，以表示其可保留或不保留于装置区或感测区102上。
接着，如图1B所示，可将钝化保护层302及介电层101图案化，以露出其下方的半导体基底100。在一实施例中，通过蚀刻制程去除一部分的钝化保护层302及介电层101。蚀刻制程可包括干式蚀刻制程、湿式蚀刻制程或其组合。在进行上述蚀刻制程之后，可能会去除一部分的半导体基底100。
接着，如图1B所示，形成一凹陷(recess)或凹口(notch)304a，其沿着自半导体基底100的上表面100a朝半导体基底100的下表面100b的方向延伸。在一实施例中，可在形成凹陷304a之前，选择性薄化半导体基底100。在一实施例中，从上表面100a去除一部分的半导体基底100，例如通过图案化制程(包括微影制程及蚀刻制程)，以形成凹陷304a。接着，可进一步去除另一部分的半导体基底100，例如通过图案化制程(包括微影制程及蚀刻制程)，以形成一凹陷(或凹口)304b。凹陷304b沿着自凹陷304a的底部朝半导体基底100的下表面100b的方向延伸。在一实施例中，上凹陷304a及下凹陷304b彼此相连，以形成一凹陷通道(recess channel)305，延伸至半导体基底100的上表面100a的两个角落，如图3A所示。在一实施例中，上凹陷304a的底部及下凹陷304b的侧壁邻接相同材料，例如上凹陷304a的底部及下凹陷304b的侧壁邻接半导体基底100。
本发明实施例并不限定于此。在另一实施例中，半导体基底100内可形成更多的凹陷。所有凹陷的侧壁及底部可形成半导体基底100的一侧壁。另外，凹陷(例如，凹陷304a及/或凹陷304b)的侧壁可垂直于半导体基底100的上表面100a或倾斜于半导体基底100的上表面100a。再者，凹陷304a的底部及凹陷304b的底部并不限定于与半导体基底100的上表面100a平行。
接着，如图1C所示，在半导体基底100的上表面100a、凹陷304a的侧壁及底部以及凹陷304b的侧壁及底部上沉积一绝缘材料，且将其图案化为一绝缘层116。在一实施例中，绝缘层116可具有开口，露出装置区或感测区102。在另一实施例中，绝缘层116可覆盖装置区或感测区102。因此，图式中使用虚线绘示装置区或感测区102上的绝缘层116，以表示其可位于或不位于装置区或感测区102上。
接着，在绝缘层116上形成一图案化的导电层118。在一实施例中，绝缘层116可为氧化物、氮化物、氮氧化物或其组合，且可通过化学气相沉积制程(chemical vapor deposition process)而形成，但并不限定于此。图案化的导电层118可包括铜、铝、镍、金、铂或其组合。
如图1C所示，导电层118电性连接至导电垫104，且自半导体基底100的上表面100a延伸至凹陷304a及凹陷304b的侧壁及底部。
接着，如图1C所示，在一实施例中，沿着半导体基底100的预定切割道(predetermined scribe lines，未绘示)切割半导体基底100，以形成多个分离的晶片封装体。由于电性连接至导电垫104的导电层118延伸至晶片封装体的侧壁上(即，导电层118自半导体基底100的上表面100a延伸至半导体基底100的侧壁)，可将导电路径自半导体基底100的上表面100a经由半导体基底100的侧壁向下引导。
如图1D所示，在一实施例中，所形成的晶片封装体可进一步设置于一电路板120上。在一实施例中，电路板120包括一接触垫122位于其上。接触垫122电性连接至电路板120内的导线且作为与晶片封装体内的装置区或感测区102电性连接的一接触点。如图1D的实施例所示，一导电结构(例如，接线(bonding wire))126形成于电路板120上的接触垫122与位于半导体基底100内的凹陷(例如，凹陷304b)的侧壁及/或底部上的导电层118之间。
导电结构(例如，接线)126形成于接触垫122与位于半导体基底100的较低部分上的导电层118之间。如此一来，导电结构(例如，接线)126可大致上低于半导体基底100的上表面100a，因此所形成的晶片封装体的整体高度可显著地降低。
本发明实施例并不限定于此。举例来说，图2A至2C绘示出根据本发明各种实施例的晶片封装体的剖面示意图，其中相同或相似的标号用以标示相同或相似的元件。
如图2A所示，凹陷304b的侧壁倾斜于半导体基底100的上表面100a。如此一来，可改善形成于凹陷304b的侧壁上的导电层118的可靠度。另外，导电结构(例如，接线)126可形成于电路板120上的接触垫122与凹陷304a的侧壁及/或底部上的导电层118之间。在另一实施例中，半导体基底100内可形成两个以上的凹陷，以形成一阶梯状(step-like)侧壁。导电结构(例如，接线)126可直接接触位于多个凹陷中的任意一个的侧壁及/或底部上的导电层118，如图2C中的凹陷304a、304b及304c所示。
可以理解的是，本发明实施例并不限定于采用接线作为连接电路板与晶片的导电结构。在另一实施例中，可采用其他导电结构(例如，导电层、导电凸块、焊球(solder ball)或焊线(solder wire))取代接线126。举例来说，在图2B的实施例中，使用焊球124取代接线126。因此，任何适合形成接触垫122与导电层118之间的导电路径的导电结构皆涵盖于本发明实施例的范围内。
图3A至3E绘示出根据本发明各种实施例的晶片封装体的平面示意图，其中相同或相似的标号用以标示相同或相似的元件。
如图3A所示，凹陷304a及凹陷304b延伸横跨半导体基底100的一侧边111的全部长度。虽然图3A绘示出凹陷304a及凹陷304b皆延伸跨越侧边111的全部长度，然而在其他实施例中，可仅有凹陷304a(较低的凹陷)延伸横跨侧边111的全部长度。图3B绘示出不同的实施例，其中凹陷304a还沿着相邻的一侧边112的至少一部分长度延伸。图3C绘示出另一实施例，其中凹陷304a还沿着相邻的两个侧边112及114的至少一部分长度延伸。在其他实施例中，凹陷304a可连续地延伸横跨半导体基底100的两个、三个或甚至四个侧边的全部长度。
如图3D所示，两个独立的凹陷304a及凹陷306a形成于半导体基底100的相对两侧边111及113。凹陷304a及凹陷306a分别延伸横跨半导体基底100的侧边111及相对的侧边113的全部长度。相似地，凹陷304a及凹陷306a皆可各自进一步延伸至相邻的一个或两个侧边。举例来说，如图3E所示，凹陷304a进一步沿着相邻的侧边112的部分长度延伸。因此，虽然未绘示于图式中，本发明所属技术领域中具有通常知识者可以理解只要凹陷延伸横跨半导体基底100的一个侧边的全部长度或宽度，凹陷304a及凹陷306a皆可具有其他的配置方式。
根据本发明的上述实施例，在晶片的前表面(即，装置区或感测区所形成的一侧)形成凹陷，且与装置区或感测区电性连接的导电层沿着凹陷的侧壁形成。所需的导电接线可顺利地形成，且晶片封装过程中所需的图案化制程步骤可大幅减少。如此一来，制程时间及生产成本可显著地降低。另外，所形成的晶片封装体的整体高度亦可显著地降低。
再者，凹陷跨越半导体基底100的全部宽度或长度，可增加晶片封装体的输出信号的布局弹性。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (26)

1.一种晶片封装体，其特征在于，包括：
一基底，其具有一上表面及一下表面；
一装置区或感测区，定义于该基底内；
一导电垫，位于该基底的该上表面上；
至少两个凹陷，包括一上凹陷及一下凹陷，自该基底的该上表面朝该基底的该下表面延伸，其中该上凹陷的底部及该下凹陷的侧壁邻接相同材料而共同形成该基底的一侧壁；及
一导电层，与该导电垫电性连接，且自该基底的该上表面延伸至该基底的该侧壁；以及
一第一绝缘层，位于该导电层与该基底之间。
2.根据权利要求1所述的晶片封装体，其特征在于，该基底的该侧壁具有至少一部分倾斜于该基底的该上表面。
3.根据权利要求1所述的晶片封装体，其特征在于，该基底包括一半导体基底及一第二绝缘层，该第二绝缘层形成于该半导体基底表面，且至少该上凹陷的底部及该下凹陷的侧壁邻接该半导体基底。
4.根据权利要求1所述的晶片封装体，其特征在于，还包括一电路板，其中该基底设置于该电路板上，且该导电层通过一导电结构电性连接至该电路板上的一接触垫。
5.根据权利要求4所述的晶片封装体，其特征在于，该导电结构为一焊球或一接线。
6.根据权利要求5所述的晶片封装体，其特征在于，该导电结构为该焊球，且位于该基底与该电路板之间的角落上。
7.根据权利要求5所述的晶片封装体，其特征在于，该导电结构为该接线，且设置于该基底的该侧壁上方的该导电层上。
8.根据权利要求7所述的晶片封装体，其特征在于，该接线设置于所述凹陷中的一个的底部上方的该导电层上。
9.根据权利要求4所述的晶片封装体，其特征在于，该导电结构设置于该电路板与该基底的该上表面之间。
10.根据权利要求1所述的晶片封装体，其特征在于，该基底包括一半导体基底及一第二绝缘层，所述凹陷邻接该半导体基底且彼此相连。
11.根据权利要求1所述的晶片封装体，其特征在于，该装置区或感测区包括一指纹辨识区。
12.根据权利要求1所述的晶片封装体，其特征在于，所述凹陷中的一个延伸横跨该基底的一侧边的全部长度。
13.根据权利要求12所述的晶片封装体，其特征在于，所述凹陷中的一个还沿着与该侧边相邻的另一侧边的至少一部分长度延伸。
14.根据权利要求12所述的晶片封装体，其特征在于，所述凹陷中的一个还沿着与该侧边相邻的两侧边的至少一部分长度延伸。
15.一种晶片封装体的制造方法，其特征在于，包括：
提供一基底，该基底具有一上表面及一下表面，且包括至少一装置区或感测区，其中至少一导电垫设置于该基底的该上表面上；
在该基底内形成至少两个凹陷，所述凹陷包括一上凹陷及一下凹陷，其中该上凹陷的底部及该下凹陷的侧壁邻接相同材料，且所述凹陷的侧壁及底部共同形成该基底的一侧壁；
在该基底的该上表面上及所述凹陷内形成一第一绝缘层；
在该第一绝缘层上形成一导电层，该导电层与该导电垫电性连接，且自该基底的该上表面延伸至该基底的该侧壁；以及
切割该半导体基底，以形成多个分离的晶片封装体。
16.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包括在形成所述凹陷之前，薄化该基底。
17.根据权利要求15所述的晶片封装体的制造方法，其特征在于，还包括：
提供一电路板，该电路板具有一接触垫；
将该基底设置于该电路板上；以及
形成一导电结构，该导电结构电性连接该接触垫及该导电层。
18.根据权利要求17所述的晶片封装体的制造方法，其特征在于，该导电结构为一焊球或一接线。
19.根据权利要求17所述的晶片封装体的制造方法，其特征在于，该导电结构设置于该电路板与该基底的该上表面之间。
20.根据权利要求19所述的晶片封装体的制造方法，其特征在于，该导电结构直接接触所述凹陷中的一个的底部上方的该导电层。
21.根据权利要求15所述的晶片封装体的制造方法，其特征在于，该基底包括一半导体基底及一第二绝缘层，其中该第二绝缘层形成于该半导体基底表面，且至少该上凹陷的底部及该下凹陷的侧壁邻接该半导体基底。
22.根据权利要求17所述的晶片封装体的制造方法，其特征在于，该基底包括一半导体基底及一第二绝缘层，该第二绝缘层形成于该半导体基底表面，形成所述凹陷的步骤包括：
去除该第二绝缘层及该半导体基底的一部分，以形成该上凹陷；以及
去除该半导体基底的另一部分，以形成该下凹陷，以与该上凹陷相连。
23.根据权利要求15所述的晶片封装体的制造方法，其特征在于，通过蚀刻制程形成所述凹陷。
24.根据权利要求15所述的晶片封装体的制造方法，其特征在于，所述凹陷中的一个延伸横跨该基底的一侧边的全部长度。
25.根据权利要求24所述的晶片封装体的制造方法，其特征在于，所述凹陷中的一个还沿着与该侧边相邻的另一侧边的至少一部分长度延伸。
26.根据权利要求24所述的晶片封装体的制造方法，其特征在于，所述凹陷中的一个还沿着与该侧边相邻的两侧边的至少一部分长度延伸。
CN201410355202.8A 2013-07-24 2014-07-24 晶片封装体及其制造方法 Active CN104347560B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/950,101 US8952501B2 (en) 2010-05-11 2013-07-24 Chip package and method for forming the same
US13/950,101 2013-07-24

Publications (2)

Publication Number Publication Date
CN104347560A true CN104347560A (zh) 2015-02-11
CN104347560B CN104347560B (zh) 2018-06-01

Family

ID=52502858

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410355202.8A Active CN104347560B (zh) 2013-07-24 2014-07-24 晶片封装体及其制造方法

Country Status (2)

Country Link
CN (1) CN104347560B (zh)
TW (1) TWI576973B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531749A (zh) * 2015-09-14 2017-03-22 原相科技股份有限公司 感测芯片封装结构及其制造方法
CN109253697A (zh) * 2017-07-13 2019-01-22 台濠科技股份有限公司 光学尺读头的感测晶片结构
CN109461715A (zh) * 2018-09-29 2019-03-12 南京中感微电子有限公司 一种多管芯封装体
US10672937B2 (en) 2015-09-02 2020-06-02 Pixart Imaging Inc. Optical sensor module and sensor chip thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7199345B1 (en) * 2004-03-26 2007-04-03 Itt Manufacturing Enterprises Inc. Low profile wire bond for an electron sensing device in an image intensifier tube
US20110095441A1 (en) * 1995-10-31 2011-04-28 Tessera, Inc. Microelectronic assemblies having compliant layers
CN102244047A (zh) * 2010-05-11 2011-11-16 精材科技股份有限公司 晶片封装体及其形成方法
CN102593086A (zh) * 2011-01-12 2012-07-18 佳能株式会社 半导体装置和用于制造半导体装置的方法
CN104051359A (zh) * 2013-03-14 2014-09-17 精材科技股份有限公司 晶片封装体及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110095441A1 (en) * 1995-10-31 2011-04-28 Tessera, Inc. Microelectronic assemblies having compliant layers
US7199345B1 (en) * 2004-03-26 2007-04-03 Itt Manufacturing Enterprises Inc. Low profile wire bond for an electron sensing device in an image intensifier tube
CN102244047A (zh) * 2010-05-11 2011-11-16 精材科技股份有限公司 晶片封装体及其形成方法
CN102593086A (zh) * 2011-01-12 2012-07-18 佳能株式会社 半导体装置和用于制造半导体装置的方法
CN104051359A (zh) * 2013-03-14 2014-09-17 精材科技股份有限公司 晶片封装体及其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672937B2 (en) 2015-09-02 2020-06-02 Pixart Imaging Inc. Optical sensor module and sensor chip thereof
CN106531749A (zh) * 2015-09-14 2017-03-22 原相科技股份有限公司 感测芯片封装结构及其制造方法
CN109253697A (zh) * 2017-07-13 2019-01-22 台濠科技股份有限公司 光学尺读头的感测晶片结构
CN109461715A (zh) * 2018-09-29 2019-03-12 南京中感微电子有限公司 一种多管芯封装体

Also Published As

Publication number Publication date
CN104347560B (zh) 2018-06-01
TW201505141A (zh) 2015-02-01
TWI576973B (zh) 2017-04-01

Similar Documents

Publication Publication Date Title
CN102244047B (zh) 晶片封装体及其形成方法
US8952501B2 (en) Chip package and method for forming the same
TWI534969B (zh) 晶片封裝體及其製造方法
CN102163582B (zh) 芯片封装体
CN105047619B (zh) 晶片堆叠封装体及其制造方法
CN102774805B (zh) 晶片封装体及其形成方法
CN103489846A (zh) 晶片封装体及其形成方法
CN102592982A (zh) 晶片封装体的形成方法
US20150228557A1 (en) Chip package and method for forming the same
CN103985683A (zh) 晶片封装体
TWI546921B (zh) 晶片封裝體及其形成方法
CN102832180B (zh) 晶片封装体及其形成方法
CN102543922A (zh) 晶片封装体及其形成方法
CN204045570U (zh) 晶片封装体
CN104347560A (zh) 晶片封装体及其制造方法
US9355970B2 (en) Chip package and method for forming the same
CN103420322A (zh) 晶片封装体及其形成方法
CN204441275U (zh) 晶片封装体
CN102190281A (zh) 芯片封装体及其形成方法
CN102456670A (zh) 晶片封装体
US10777461B2 (en) Method for manufacturing a chip package
CN103426856A (zh) 晶片封装体及其形成方法
US20140246774A1 (en) Semiconductor device having a buffer layer and method of manufacturing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant