TW201505141A - 晶片封裝體及其製造方法 - Google Patents

Abstract

本發明實施例揭露一種晶片封裝體，包括一基底，其具有一上表面及一下表面。一裝置區或感測區定義於基底內。一導電墊位於基底的上表面上。至少兩個凹陷，包括一上凹陷及一下凹陷，自基底的上表面朝基底的下表面延伸，其中上凹陷之底部及下凹陷之側壁鄰接相同材料而共同形成基底的一側壁。一導電層與導電墊電性連接，且自基底的上表面延伸至基底的側壁。一絕緣層位於導電層與基底之間。

Description

晶片封裝體及其製造方法

本發明係有關於一種晶片封裝體及其製造方法，特別為有關於一種具有感測晶片的晶片封裝體。

傳統晶片封裝體的製程涉及多道的圖案化製程與材料沉積製程，不僅耗費生產成本，亦需較長的製程時間。

因此，亟需更為簡化與快速的晶片封裝技術。

本發明實施例係提供一種晶片封裝體，包括一基底，其具有一上表面及一下表面。一裝置區或感測區定義於基底內，一導電墊位於基底的上表面上。至少兩個凹陷，包括一上凹陷及一下凹陷，自基底的上表面朝基底的下表面延伸，其中上凹陷之底部及下凹陷之側壁係鄰接相同材料而共同形成基底的一側壁。一導電層與導電墊電性連接，且自基底的上表面延伸至基底的側壁。一絕緣層位於導電層與半導體基底之間。

本發明實施例係提供一種晶片封裝體的製造方法，包括提供一基底，其具有一上表面及一下表面，其中基底包括至少一裝置區或感測區，且至少一導電墊設置於基底的上表面。在基底內形成至少兩個凹陷，包括一上凹陷及一下凹 陷，其中上凹陷之底部及下凹陷之側壁係鄰接相同材料，且其中此等凹陷的側壁及底部共同形成基底的一側壁。在基底的上表面及凹陷內形成一絕緣層。在絕緣層上形成一導電層，其中導電層電性連接至導電墊，且自基底的上表面延伸至基底的側壁。切割基底，以形成複數分離的晶片封裝體。

100‧‧‧半導體基底

100a‧‧‧上表面

100b‧‧‧下表面

101‧‧‧介電層

102‧‧‧裝置區/感測區

104‧‧‧導電墊

111、112、113、114‧‧‧側邊

116‧‧‧絕緣層

118‧‧‧導電層

120‧‧‧電路板

122‧‧‧接觸墊

124‧‧‧焊球

126‧‧‧導電結構/接線

302‧‧‧鈍化保護層

304a、304b、304c、306a‧‧‧凹陷

305‧‧‧凹陷通道

第1A至1D圖係繪示出根據本發明一實施例之晶片封裝體的形成步驟的剖面示意圖。

第2A至2C圖係繪示出根據本發明各種實施例之晶片封裝體的剖面示意圖。

第3A至3E圖係繪示出根據本發明各種實施例之晶片封裝體的平面示意圖。

以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。

本發明一實施例之晶片封裝體可用以封裝微機電 系統晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System，MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線或壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package，WSP)製程對影像感測元件、發光二極體(light-emitting diodes，LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。

其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。

第1A至1D圖係繪示出根據本發明一實施例之晶片封裝體的形成步驟的剖面示意圖。

如第1A圖所示，提供一半導體基底100，其具有一 上表面100a及一下表面100b。舉例來說，半導體基底100為一矽基底。在一實施例中，半導體基底100為一矽晶圓，以利於進行晶圓級封裝。

如第1A圖所示，半導體基底100內定義有一裝置區或感測區102。電子元件可形成於裝置區或感測區102內。在一實施例中，半導體基底100內包括複數裝置區或感測區102。舉例來說，在一實施例中，裝置區或感測區102為感測區(例如，指紋辨識區)。裝置區或感測區102內的電子元件可設置於半導體基底100的上表面100a上。在另一實施例中，裝置區或感測區102內的電子元件可具有一部分位於半導體基底100的上表面100a上方。另外，又另一實施例中，裝置區或感測區102內的電子元件可完全形成於半導體基底100內且自半導體基底100的上表面100a露出。

如第1A圖所示，一介電層101及一導電墊104可形成於半導體基底100的上表面100a上。導電墊104透過形成於介電層101中的內連線結構(未繪示)而與裝置區或感測區102內的電子元件電性連接。在一實施例中，一鈍化保護(passivation)層302可形成於半導體基底100的上表面100a上。可將鈍化保護層302圖案化，以露出裝置區或感測區102及導電墊104。鈍化保護層302可包括氮化物、氧化物、氮氧化物或其組合，但並不限定於此。在另一實施例中，鈍化保護層302可保留於裝置區或感測區102上而未被去除。因此，圖式中使用虛線繪示裝置區或感測區102上的鈍化保護層302，以表示其可保留或不保留於裝置區或感測區102上。

接著，如第1B圖所示，可將鈍化保護層302及介電層101圖案化，以露出其下方的半導體基底100。在一實施例中，透過蝕刻製程去除一部分的鈍化保護層302及介電層101。蝕刻製程可包括乾式蝕刻製程、溼式蝕刻製程或其組合。在進行上述蝕刻製程之後，可能會去除一部分的半導體基底100。

接著，如第1B圖所示，形成一凹陷(recess)或凹口(notch)304a，其沿著自半導體基底100的上表面100a朝半導體基底100的下表面100b的方向延伸。在一實施例中，可在形成凹陷304a之前，選擇性薄化半導體基底100。在一實施例中，從上表面100a去除一部分的半導體基底100，例如透過圖案化製程(包括微影製程及蝕刻製程)，以形成凹陷304a。接著，可進一步去除另一部分的半導體基底100，例如透過圖案化製程(包括微影製程及蝕刻製程)，以形成一凹陷(或凹口)304b。凹陷304b沿著自凹陷304a的底部朝半導體基底100的下表面100b的方向延伸。在一實施例中，上凹陷304a及下凹陷304b彼此相連，以形成一凹陷通道(recess channel)305，延伸至半導體基底100的上表面100a的兩個角落，如第3A圖所示。在一實施例中，上凹陷304a之底部及下凹陷304b之側壁係鄰接相同材料，例如上凹陷304a之底部及下凹陷304b之側壁係鄰接半導體基底100。

本發明實施例並不限定於此。在另一實施例中，半導體基底100內可形成更多的凹陷。所有凹陷的側壁及底部可形成半導體基底100的一側壁。另外，凹陷(例如，凹陷304a及/或凹陷304b)的側壁可垂直於半導體基底100的上表面100a 或傾斜於半導體基底100的上表面100a。再者，凹陷304a的底部及凹陷304b的底部並不限定於與半導體基底100的上表面100a平行。

接著，如第1C圖所示，在半導體基底100的上表面100a、凹陷304a的側壁及底部以及凹陷304b的側壁及底部上沉積一絕緣材料，且將其圖案化為一絕緣層116。在一實施例中，絕緣層116可具有開口，露出裝置區或感測區102。在另一實施例中，絕緣層116可覆蓋裝置區或感測區102。因此，圖式中使用虛線繪示裝置區或感測區102上的絕緣層116，以表示其可位於或不位於裝置區或感測區102上。

接著，在絕緣層116上形成一圖案化的導電層118。在一實施例中，絕緣層116可為氧化物、氮化物、氮氧化物或其組合，且可透過化學氣相沉積製程(chemical vapor deposition process)而形成，但並不限定於此。圖案化的導電層118可包括銅、鋁、鎳、金、鉑或其組合。

如第1C圖所示，導電層118電性連接至導電墊104，且自半導體基底100的上表面100a延伸至凹陷304a及凹陷304b的側壁及底部。

接著，如第1C圖所示，在一實施例中，沿著半導體基底100的預定切割道(predetermined scribe lines，未繪示)切割半導體基底100，以形成複數分離的晶片封裝體。由於電性連接至導電墊104的導電層118延伸至晶片封裝體的側壁上(即，導電層118自半導體基底100的上表面100a延伸至半導體基底100的側壁)，可將導電路徑自半導體基底100的上表面 100a經由半導體基底100的側壁向下引導。

如第1D圖所示，在一實施例中，所形成的晶片封裝體可進一步設置於一電路板120上。在一實施例中，電路板120包括一接觸墊122位於其上。接觸墊122電性連接至電路板120內的導線且作為與晶片封裝體內的裝置區或感測區102電性連接的一接觸點。如第1D圖的實施例所示，一導電結構(例如，接線(bonding wire))126形成於電路板120上的接觸墊122與位於半導體基底100內的凹陷(例如，凹陷304b)的側壁及/或底部上的導電層118之間。

導電結構(例如，接線)126形成於接觸墊122與位於半導體基底100的較低部分上的導電層118之間。如此一來，導電結構(例如，接線)126可大致上低於半導體基底100的上表面100a，因此所形成的晶片封裝體的整體高度可顯著地降低。

本發明實施例並不限定於此。舉例來說，第2A至2C圖係繪示出根據本發明各種實施例之晶片封裝體的剖面示意圖，其中相同或相似之標號用以標示相同或相似之元件。

如第2A圖所示，凹陷304b的側壁傾斜於半導體基底100的上表面100a。如此一來，可改善形成於凹陷304b的側壁上的導電層118的可靠度。另外，導電結構(例如，接線)126可形成於電路板120上的接觸墊122與凹陷304a的側壁及/或底部上的導電層118之間。在另一實施例中，半導體基底100內可形成兩個以上的凹陷，以形成一階梯狀(step-like)側壁。導電結構(例如，接線)126可直接接觸位於複數凹陷之中任意一者的側壁及/或底部上的導電層118，如第2C圖中的凹陷304a、304b 及304c所示。

可以理解的是，本發明實施例並不限定於採用接線作為連接電路板與晶片的導電結構。在另一實施例中，可採用其他導電結構(例如，導電層、導電凸塊、焊球(solder ball)或焊線(solder wire))取代接線126。舉例來說，在第2B圖的實施例中，使用焊球124取代接線126。因此，任何適合形成接觸墊122與導電層118之間的導電路徑之導電結構皆涵蓋於本發明實施例的範圍內。

第3A至3E圖係繪示出根據本發明各種實施例之晶片封裝體的平面示意圖，其中相同或相似之標號用以標示相同或相似之元件。

如第3A圖所示，凹陷304a及凹陷304b延伸橫跨半導體基底100的一側邊111的全部長度。雖然第3A圖繪示出凹陷304a及凹陷304b皆延伸跨越側邊111的全部長度，然而在其他實施例中，可僅有凹陷304a(較低的凹陷)延伸橫跨側邊111的全部長度。第3B圖繪示出不同的實施例，其中凹陷304a更沿著相鄰的一側邊112的至少一部分長度延伸。第3C圖繪示出另一實施例，其中凹陷304a更沿著相鄰的兩個側邊112及114的至少一部分長度延伸。在其他實施例中，凹陷304a可連續地延伸橫跨半導體基底100的兩個、三個或甚至四個側邊的全部長度。

如第3D圖所示，兩個獨立的凹陷304a及凹陷306a形成於半導體基底100的相對兩側邊111及113。凹陷304a及凹陷306a分別延伸橫跨半導體基底100的側邊111及相對的側邊113的全部長度。相似地，凹陷304a及凹陷306a皆可各自進一 步延伸至相鄰的一個或兩個側邊。舉例來說，如第3E圖所示，凹陷304a進一步沿著相鄰的側邊112的部分長度延伸。因此，雖然未繪示於圖式中，本發明所屬技術領域中具有通常知識者可以理解只要凹陷延伸橫跨半導體基底100的一個側邊的全部長度或寬度，凹陷304a及凹陷306a皆可具有其他的配置方式。

根據本發明的上述實施例，在晶片的前表面(即，裝置區或感測區所形成的一側)形成凹陷，且與裝置區或感測區電性連接的導電層沿著凹陷的側壁形成。所需的導電接線可順利地形成，且晶片封裝過程中所需的圖案化製程步驟可大幅減少。如此一來，製程時間及生產成本可顯著地降低。另外，所形成的晶片封裝體的整體高度亦可顯著地降低。

再者，凹陷跨越半導體基底100的全部寬度或長度，可增加晶片封裝體之輸出訊號的布局彈性。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體基底

100a‧‧‧上表面

100b‧‧‧下表面

102‧‧‧裝置區/感測區

104‧‧‧導電墊

116‧‧‧絕緣層

118‧‧‧導電層

120‧‧‧電路板

122‧‧‧接觸墊

126‧‧‧導電結構/接線

302‧‧‧鈍化保護層

304a、304b‧‧‧凹陷

Claims (26)

1. 一種晶片封裝體，包括：一基底，其具有一上表面及一下表面；一裝置區或感測區，定義於該基底內；一導電墊，位於該基底的該上表面上；至少兩個凹陷，包括一上凹陷及一下凹陷，自該基底的該上表面朝該基底的該下表面延伸，其中該上凹陷之底部及該下凹陷之側壁係鄰接相同材料而共同形成該基底的一側壁；及一導電層，與該導電墊電性連接，且自該基底的該上表面延伸至該基底的該側壁；以及一第一絕緣層，位於該導電層與該基底之間。
2. 如申請專利範圍第1項所述之晶片封裝體，其中該基底的該側壁具有至少一部分傾斜於該基底的該上表面。
3. 如申請專利範圍第1項所述之晶片封裝體，其中該基底包括一半導體基底及一第二絕緣層，該第二絕緣層形成於該半導體基底表面，且至少該上凹陷之底部及該下凹陷之側壁係鄰接該半導體基底。
4. 如申請專利範圍第1項所述之晶片封裝體，更包括一電路板，其中該基底設置於該電路板上，且該導電層透過一導電結構電性連接至該電路板上的一接觸墊。
5. 如申請專利範圍第4項所述之晶片封裝體，其中該導電結構為一焊球或一接線。
6. 如申請專利範圍第5項所述之晶片封裝體，其中該導電結 構為該焊球，且位於該基底與該電路板之間的角落上。
7. 如申請專利範圍第5項所述之晶片封裝體，其中該導電結構為該接線，且設置於該基底的該側壁上方的該導電層上。
8. 如申請專利範圍第7項所述之晶片封裝體，其中該接線設置於該等凹陷之其中一者的底部上方的該導電層上。
9. 如申請專利範圍第4項所述之晶片封裝體，其中該導電結構設置於該電路板與該基底的該上表面之間。
10. 如申請專利範圍第1項所述之晶片封裝體，其中該基底包括一半導體基底及一第二絕緣層，該等凹陷鄰接該半導體基底且彼此相連。
11. 如申請專利範圍第1項所述之晶片封裝體，其中該裝置區或感測區包括一指紋辨識區。
12. 如申請專利範圍第1項所述之晶片封裝體，其中該等凹陷之其中一者延伸橫跨該基底的一側邊之全部長度。
13. 如申請專利範圍第12項所述之晶片封裝體，其中所述該等凹陷之其中一者更沿著與該側邊相鄰的另一側邊的至少一部分長度延伸。
14. 如申請專利範圍第12項所述之晶片封裝體，其中所述該等凹陷之其中一者更沿著與該側邊相鄰的兩側邊的至少一部分長度延伸。
15. 一種晶片封裝體的製造方法，包括：提供一基底，其具有一上表面及一下表面，其中該基底包括至少一裝置區或感測區，且至少一導電墊設置於該基底的該上表面上； 在該基底內形成至少兩個凹陷，包括一上凹陷及一下凹陷，其中該上凹陷之底部及該下凹陷之側壁係鄰接相同材料，且該等凹陷的側壁及底部共同形成該基底的一側壁；在該基底的該上表面上及該等凹陷內形成一第一絕緣層；在該第一絕緣層上形成一導電層，其與該導電墊電性連接，且自該基底的該上表面延伸至該基底的該側壁；以及切割該半導體基底，以形成複數分離的晶片封裝體。
16. 如申請專利範圍第15項所述之晶片封裝體的製造方法，更包括在形成該等凹陷之前，薄化該基底。
17. 如申請專利範圍第15項所述之晶片封裝體的製造方法，更包括：提供一電路板，其具有一接觸墊；將該基底設置於該電路板上；以及形成一導電結構，其電性連接該接觸墊及該導電層。
18. 如申請專利範圍第17項所述之晶片封裝體的製造方法，其中該導電結構為一焊球或一接線。
19. 如申請專利範圍第17項所述之晶片封裝體的製造方法，其中該導電結構設置於該電路板與該基底的該上表面之間。
20. 如申請專利範圍第19項所述之晶片封裝體的製造方法，其中該導電結構直接接觸該等凹陷之其中一者的底部上方的該導電層。
21. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該基底包括一半導體基底及一第二絕緣層，其中該第二絕緣層形成於該半導體基底表面，且至少該上凹陷之底部 及該下凹陷之側壁係鄰接該半導體基底。
22. 如申請專利範圍第17項所述之晶片封裝體的製造方法，其中該基底包括一半導體基底及一第二絕緣層，該第二絕緣層形成於該半導體基底表面，形成該等凹陷的步驟包括：去除該第二絕緣層及該半導體基底的一部分，以形成該上凹陷；以及去除該半導體基底的另一部分，以形成該下凹陷，以與該上凹陷相連。
23. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中透過蝕刻製程形成該等凹陷。
24. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該等凹陷之其中一者延伸橫跨該基底的一側邊之全部長度。
25. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中所述該等凹陷之其中一者更沿著與該側邊相鄰的另一側邊的至少一部分長度延伸。
26. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中所述該等凹陷之其中一者更沿著與該側邊相鄰的兩側邊的至少一部分長度延伸。