TWI492382B - 晶片封裝體及其製作方法 - Google Patents

Description

晶片封裝體及其製作方法

本發明係有關於封裝技術，且特別是有關於晶片封裝體及其製作方法。

晶片封裝製程是形成電子產品過程中之一重要步驟。晶片封裝體除了將晶片保護於其中，使免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。

使晶片封裝體之效能提昇且維持一定的結構強度已成為重要課題。

本發明一實施例提供一種晶片封裝體，包括一半導體基底，具有相反的一第一表面與一第二表面，且第一表面具有一凹槽；一汲極電極，配置於第一表面上並覆蓋凹槽；一源極電極，配置於第二表面上，且與覆蓋凹槽之汲極電極對應設置；以及一閘極電極，配置於第二表面上。

本發明另一實施例提供一種晶片封裝體，包括一半導體基底，具有相反的一第一表面與一第二表面，並具有至少一凹槽，凹槽自第一表面向第二表面延伸，且凹槽具有一底部；一汲極電極，配置於第一表面上並覆蓋凹槽；一源極電極，配置於第二表面上，且與覆蓋凹槽之汲極電極對應設置；一閘極電極，配置於第二表面上；一導電結構，電性連接閘極電極，並貫穿半導體基底以延伸至第一表面上；一絕緣層，位於第二表面上，絕緣層覆蓋閘極電極並具有一開口以暴露出源極電極；以及一導電層，配置於絕緣層上並經由開口連接源極電極。

本發明又一實施例提供一種晶片封裝體的製作方法，包括提供一半導體基底、一源極電極與一閘極電極，其中半導體基底具有相反的一第一表面與一第二表面，源極電極與閘極電極位於第二表面上；於第一表面上形成一第一凹槽，第一凹槽對應於源極電極；以及於第一表面上形成一覆蓋第一凹槽的汲極電極。

以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間必然具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。

本發明一實施例之晶片封裝體可用以封裝金氧半場效電晶體晶片，例如是功率模組晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System;MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package;WSP)製程對影像感測元件、發光二極體(light-emitting diodes;LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)噴墨頭(ink printer heads)、或功率晶片模組(power IC modules)等半導體晶片進行封裝。

其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。

第1圖繪示本發明一實施例之晶片封裝體的剖面圖。第2A圖至第2D圖繪示本發明多個實施例之晶片封裝體的凹槽的多種變化的上視圖。第3圖繪示本發明一實施例之晶片封裝體的剖面圖。值得注意的是，為簡化起見，第2A圖至第2D圖僅繪示凹槽的形狀與排列，而省略繪示半導體基底上的其他結構。

請參照第1圖，本實施例之晶片封裝體100包括一半導體基底110、一汲極電極120、一源極電極130以及一閘極電極140，其中半導體基底110的材質例如為矽、鍺、矽鍺、碳化矽、砷化鎵、或其相似物。半導體基底110具有相反的一第一表面112與一第二表面114。

在半導體基底110中可預先形成有源極區119及汲極區(未繪示)。在一實施例中，半導體基底110之導電型式可為N型或P型，一般而言，以N型之半導體基底居多。以導電型式為N型之半導體基底110為例，其可為摻雜有N型摻質之矽基底。半導體基底110中之摻質種類與摻雜濃度可為不均一的。例如，半導體基底110之用以作為源極區119的部分與用以作為汲極區的部分所摻雜之N型摻質的種類與摻雜濃度可彼此不同。半導體基底110之未形成源極區119或其他摻雜區(未繪示)的部分大體上可視為一汲極區。因此，標號110大體上亦可代表汲極區。

在一實施例中，半導體基底110可包括摻雜區(未繪示)，其可自第二表面114或接近第二表面114處朝第一表面112延伸。摻雜區之導電型式不同於半導體基底110。例如，當半導體基底110為N型基底時，摻雜區之導電型式為P型，反之亦然。

在一實施例中，源極區119可位於摻雜區中。源極區119之導電型式與半導體基底110相同，例如皆為N型。在一實施例中，源極區119自第二表面114或接近第二表面114處朝第一表面112延伸，且可部分被摻雜區圍繞。在第1A圖中，為簡化與清楚化圖式，僅顯示出源極區119。

第一表面112可具有至少一凹槽。舉例來說，在本實施例中，第一表面112具有多個凹槽116，這些凹槽116可為各種適合的形狀並以適合的方式排列，例如第2A圖所示的凹槽116係呈長條狀且彼此平行排列、第2B圖所示的凹槽116係呈圓形且成陣列式的排列。在一實施例中，第一表面112可具有單一個凹槽116，凹槽116可如第2C圖所示為方形、如第2D圖所示為圓形、或是其他適合的形狀。在本實施例中，凹槽116的底部116a與第二表面114之間存在一間距D，間距D例如約為150微米至5微米，且可依製程或是設計需求而縮小至10微米至5微米。

汲極電極120配置於第一表面112上並覆蓋凹槽116。在本實施例中，凹槽116的底部116a(及/或側壁116b)暴露出半導體基底110中的汲極區，且汲極電極120電性連接該汲極區。在本實施例中，汲極電極120直接接觸半導體基底110。詳細而言，在本實施例中，汲極電極120順應性地覆蓋凹槽116的底部116a與側壁116b。在一實施例中，汲極電極120可填滿凹槽116。

源極電極130配置於第二表面114上，且對應於凹槽116，並與半導體基底110中的源極區119電性連接。詳細而言，在本實施例中，源極電極130係配置於凹槽116下方並與覆蓋凹槽116的汲極電極120對應設置。值得注意的是，在本實施例中，由於半導體基底110具有凹槽116，因此，可縮短源極電極130與汲極電極120之間的間距，使兩者之間的通道長度縮小，進而提昇兩者之間的導電效能，而且半導體基底110之凹槽116以外的部份可使半導體基底110具有足夠的結構強度。

閘極電極140配置於第二表面114上。在本實施例中，晶片封裝體100可更包括一導電結構118，其電性連接閘極電極140，並延伸至第一表面112上。

在本實施例中，半導體基底110具有一通孔T對應於閘極電極140，導電結構118位於通孔T中並連接閘極電極140。如第1圖所示，在本實施例中，可在導電結構118與半導體基底110之間設置一絕緣層150，以使導電結構118與半導體基底110電性絕緣。雖然，第1圖中的通孔T具有大抵垂直於第二表面114的側壁T1，但本發明並不以此為限，只要導電結構118可透過通孔T與閘極電極140電性連接即可。在另一實施例中，如第3圖所示，通孔T之鄰近第二表面114的部分具有一階梯式側壁(stepwise sidewalls)T1。在又一實施例中，導電結構可連接閘極電極140並沿著半導體基底110的側壁S延伸至第一表面112上(未繪示)，換言之，本發明亦可不形成通孔T。

值得注意的是，在本實施例中，由於導電結構118延伸至第一表面112，因此，可於半導體基底110的同一面(第一表面112)上提供汲極電極120與閘極電極140的電性接觸，進而有利於與其他電子構件整合。

在本實施例中，第二表面114上具有一絕緣層160，以電性隔離第二表面114上之導線與各種電子元件，應注意的是，絕緣層160事實上可包含一或多層介電層。源極電極130可透過形成於絕緣層160及/或半導體基底110中的線路層(未繪示)而電性連接至半導體基底110中的源極區119。例如，絕緣層160中可形成有介層窗結構(via structure)V，其電性連接源極電極130與源極區119。此外，在本實施例中，絕緣層160可覆蓋閘極電極140並具有一開口162以暴露出源極電極130，並在絕緣層160上設置一導電層170，其經由開口162連接源極電極130。

絕緣層150、160的材質例如為環氧樹脂、防銲層、或其他適合之絕緣物質，例如無機材料之氧化矽層、氮化矽層、氮氧化矽層、金屬氧化物或其組合；或有機高分子材料之聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene:BCB,道氏化學公司)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)等。

此外，如第1圖所示，在本實施例中，可在第一表面112上並在汲極電極120與導電結構118之間設置一阻擋層180，以阻擋之後設置於汲極電極120(或導電結構118)上的焊料溢流至導電結構118(或汲極電極120)。阻擋層180的材質為絕緣材料(例如防焊材料)。

第4圖繪示本發明另一實施例之晶片封裝體的剖面圖。在一實施例中，如第4圖所示，晶片封裝體400可不具有第1圖中的導電結構118，此時，絕緣層160可額外具有一開口164以暴露出閘極電極140，以供後續的電性接觸。

以下將詳細介紹第1圖與第3圖所示之晶片封裝體的製作方法。

第5A圖至第5N圖繪示本發明一實施例之晶片封裝體的製程剖面圖。為簡化起見，與第1圖至第4圖相似或相同的元件將使用相同的元件符號。

首先，如第5A圖所示，提供一半導體基底110，其具有相反的一第一表面112與一第二表面114，且具有源極電極130與閘極電極140位於第二表面114上。本實施例之半導體基底110與第1圖的半導體基底110相同，皆可預先形成有源極區119及汲極區(未繪示)。

在一實施例中，第二表面114上設置有一絕緣層160，且源極電極130可透過形成於絕緣層160及/或半導體基底110中的線路層(未繪示)而電性連接至半導體基底110中的源極區119。例如，絕緣層160中可形成有介層窗結構V，其電性連接源極電極130與源極區119。此外，在本實施例中，絕緣層160可覆蓋閘極電極140並具有一開口162以暴露出源極電極130。

在本實施例中，如第5B圖所示，可在絕緣層160上形成一導電層170，導電層170經由開口162連接源極電極130。導電層170例如為鈦/鎳/釩/銀、無電鍍鎳/金或是鈦/銅/鎳/金的複合層狀結構或是其相似物。

接著，如第5C圖所示，可選擇性薄化半導體基底110，舉例來說，可將半導體基底110的第二表面114固定於一暫時基板(未繪示)上，並自第一表面112將半導體基底110薄化至適當的厚度。之後，再將暫時基板移除。薄化半導體基底110的方法例如為蝕刻、銑削(milling)、磨削(grinding)、或研磨(polishing)，其中研磨例如為化學機械研磨。

然後，如第5D圖所示，可在第一表面112上形成一罩幕層510，罩幕層510具有一開口512，其暴露出閘極電極140上方的部分半導體基底110。罩幕層510例如為一光阻層。

之後，如第5E圖所示，移除開口512所暴露出的部分半導體基底110，以形成一通孔T，通孔T露出閘極電極140上方的絕緣層160。移除半導體基底110的方法包括蝕刻法，例如乾式蝕刻、濕式蝕刻或雷射燒蝕。接著，移除罩幕層510。

然後，如第5F圖所示，例如以蝕刻的方式移除位於通孔T下方的部分絕緣層160，以暴露出閘極電極140。

接著，如第5G圖所示，例如以化學氣相沈積法或塗佈法於第一表面112與通孔T的內壁T1上形成一絕緣層150，以使之後將形成的導電結構與半導體基底110電性絕緣。在本實施例中，絕緣層150亦形成於通孔T暴露出的閘極電極140上。

為使之後將形成於通孔T中的導電結構可與閘極電極140連接，可如第5H圖所示，移除絕緣層150之位於閘極電極140上的部份，以暴露出閘極電極140。值得注意的是，閘極電極140上的絕緣層150不限於此步驟中移除，其可於通孔T中形成導電層之前的任一適合時間點移除。

接著，如第5I圖所示，於第一表面112上形成一罩幕層520，罩幕層520位於絕緣層150上，並具有多個暴露出部分絕緣層150的開口522，開口522大抵位於源極電極130上方。然後，以罩幕層520為罩幕，例如以蝕刻的方式移除開口522所暴露出的部分絕緣層150，以於絕緣層150上形成多個開口152，開口152暴露出部分半導體基底110。罩幕層520例如為乾膜，由於乾膜不會填入通孔T中，可免去後續的通孔清洗製程。

接著，如第5J圖所示，以罩幕層520為罩幕，例如以蝕刻的方式移除開口522所暴露出的部分半導體基底110，以於第一表面112上形成多個凹槽116，凹槽116對應於源極電極130。凹槽116暴露出半導體基底110的汲極區(未繪示)。在本實施例中，凹槽116的底部116a與第二表面114之間存在一間距D，且可藉由控制蝕刻製程的時間長短來調整間距D的大小。之後，移除罩幕層520。

然後，如第5K圖所示，於第一表面112、凹槽116與通孔T上全面形成一晶種層530，其藉由連接凹槽116的底部116a(及/或側壁116b)而與半導體基底110的汲極區電性連接。形成晶種層530的方法包括化學氣相沉積法或是物理氣相沉積法，晶種層530例如為鈦/銅雙層結構。

接著，如第5L圖所示，於第一表面112上且於凹槽116與通孔T之間形成一電鍍罩幕層540，電鍍罩幕層540暴露出晶種層530之位於凹槽116與通孔T上的部份。電鍍罩幕層540例如為一乾膜。然後，進行一電鍍製程，以於電鍍罩幕層540所暴露出的晶種層530上形成一導電層550。

然後，如第5M圖所示，移除電鍍罩幕層540，並且以例如蝕刻的方式移除電鍍罩幕層540下方的晶種層530，以使導電層550之位於凹槽116上的部份與位於通孔T上的部份彼此電性絕緣。

應注意的是，雖然上述實施例中之導電層係以電鍍方式進行，然本發明實施例不限於此。在其他實施例中，亦可採用氣相沉積法或塗佈法形成導電材料層，並透過微影及蝕刻製程將之圖案化為所需之導電層。在此情形下，可不需形成晶種層。

之後，如第5N圖所示，於第一表面112上並於導電層550之位於凹槽116上的部份與位於通孔T上的部份之間形成一阻擋層180。阻擋層180的形成方法包括印刷法(printing)。

如第5A圖至第5N圖所示，由於本實施例是以在半導體基底110中形成多個凹槽116的方式縮短源極電極130與汲極電極(亦即，導電層550之位於凹槽116上的部份)之間的間距，並以凹槽116以外的部份來保持半導體基底110的結構強度，因此，在晶圓製程中，半導體基底110在傳送的過程中因本身具有足夠的結構強度而不易有破片等情況產生，並且在封裝製程中，亦可維持一定的平整度，而不會因為厚度過薄而有邊緣翹曲等情況產生。在一實施例中，半導體基底110可為半導體晶圓，其中形成有多個金氧半場效電晶體，彼此間間隔有預定切割道。在此情形下，可進一步沿著切割道切割半導體基底110以形成複數個個別的晶片封裝體以供利用。

第6A圖至第6K圖繪示本發明另一實施例之晶片封裝體的製程剖面圖。值得注意的是，在第6A圖至第6K圖的製程中，標示相同於第1圖與第5A圖至第5N圖中的元件符號的構件，其材質與製作方法可相同於第1圖與第5A圖至第5N圖中的構件的材質與製作方法。

首先，如第6A圖所示，提供一半導體基底110，其具有相反的一第一表面112與一第二表面114，並具有源極電極130與閘極電極140位於第二表面114上。本實施例之半導體基底110與第1圖的半導體基底110相同，皆可預先形成有源極區119及汲極區(未繪示)。

在一實施例中，第二表面114上設置有一絕緣層160，且源極電極130可透過形成於絕緣層160及/或半導體基底110中的線路層(未繪示)而電性連接至半導體基底110中的源極區119。例如，絕緣層160中可形成有介層窗結構V，其電性連接源極電極130與源極區119。此外，在本實施例中，絕緣層160可覆蓋閘極電極140並具有一開口162以暴露出源極電極130。接著，可在絕緣層160上形成一導電層170，導電層170經由開口162連接源極電極130。

接著，如第6B圖所示，可選擇性薄化半導體基底110，舉例來說，可將半導體基底110的第二表面114固定於一暫時基板(未繪示)上，並自第一表面112將半導體基底110薄化至適當的厚度。之後，再將暫時基板移除。

然後，如第6C圖所示，可在第一表面112上形成一罩幕層610，罩幕層610具有一第一開口612，其暴露出閘極電極140上方的部分半導體基底110，第一開口612具有一寬度W1。接著，以罩幕層610為罩幕移除第一開口612所暴露出的部分半導體基底110，以形成一凹槽620。凹槽620的深度A例如為25微米至50微米。凹槽620的寬度B1例如約等於第一開口612的寬度W1。

之後，如第6D圖所示，圖案化罩幕層610，以形成多個第二開口614並擴大第一開口612，以使第一開口612具有一寬度W2，其中寬度W2大於寬度W1。第二開口614暴露部分源極電極130上方的半導體基底110。

接著，如第6E圖所示，以罩幕層610為罩幕，例如以蝕刻的方式移除第二開口614與第一開口612所暴露出的半導體基底110，以同時形成凹槽116與通孔T，其中通孔T暴露出閘極電極140，凹槽116大抵位於源極電極130上方。

值得注意的是，由於第一開口612下方已預先形成凹槽620，因此，在此製程中，第一開口612下方是形成穿過半導體基底110的通孔T，而第二開口614下方形成的凹槽116仍與半導體基底110的第二表面114保有一間距D。簡而言之，本實施例是藉由先於閘極電極140上方的部分半導體基底110中形成深度較淺的凹槽620，然後，再於形成凹槽116的製程中一併移除凹槽620下方的部分半導體基底110，以形成通孔T。如此一來，可以製程難度較低的凹槽製程，取代製程難度較高的通孔製程。

此外，通孔T的寬度B2例如約為第一開口612的寬度W2，由於寬度W2大於寬度W1，因此，寬度B2大於寬度B1。因此，通孔T之鄰近第二表面114的部分具有一階梯式側壁(stepwise sidewalls)T1。

然後，如第6F圖所示，移除罩幕層610。接著，在通孔T的內壁T1與第一表面112上形成一絕緣層150。在本實施例中，絕緣層150亦形成在通孔T所暴露出的閘極電極140上與凹槽116上，因此，可進行如第6G圖所示的製程，在第一表面112上形成一罩幕層630(例如為乾膜)，罩幕層630位於絕緣層150上並具有多個開口632以暴露出絕緣層150之位於凹槽116與閘極電極140上的部份。並且，以罩幕層630為罩幕，移除罩幕層630所暴露出的絕緣層150。

接著，如第6H圖所示，移除罩幕層630，並且在第一表面112、凹槽116與通孔T上全面形成一晶種層530。

然後，如第6I圖所示，在晶種層530上並在凹槽116與通孔T之間形成一電鍍罩幕層540。接著，進行一電鍍製程，以於電鍍罩幕層540所暴露出的晶種層530上形成一導電層550。

之後，如第6J圖所示，移除電鍍罩幕層540及其下方的晶種層530，以使導電層550之位於凹槽116上的部份以及位於通孔T上的部份彼此電性絕緣。

接著，如第6K圖所示，於第一表面112上並於導電層550之位於凹槽116上的部份以及位於通孔T上的部份之間形成一阻擋層180。

在本發明之實施例中，以在半導體基底中形成凹槽的方式縮短源極電極與汲極電極之間的間距，使兩者之間的通道長度縮小，進而提昇兩者之間的導電效能，並藉由凹槽以外的部份提供足夠的結構強度，特別適合在晶圓級製程中提供足夠的結構強度，以避免在傳送半導體基底的過程中產生破片等情況，並且在封裝製程中，半導體基底亦可維持一定的平整度，而不會因為厚度過薄而有邊緣翹曲等情況產生。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、400．．．晶片封裝體

110．．．半導體基底

112．．．第一表面

114．．．第二表面

116、620．．．凹槽

116a．．．底部

116b．．．側壁

118．．．導電結構

119．．．源極區

120．．．汲極電極

130．．．源極電極

140．．．閘極電極

150、160．．．絕緣層

152、162、164、512、522、632．．．開口

170．．．導電層

180．．．阻擋層

510、520、610、630．．．罩幕層

530．．．晶種層

540．．．電鍍罩幕層

550．．．導電層

612．．．第一開口

614．．．第二開口

A．．．深度

B1、B2、W1、W2．．．寬度

D．．．間距

T．．．通孔

T1．．．通孔的側壁

S．．．側壁

V．．．介層窗結構

第1圖繪示本發明一實施例之晶片封裝體的剖面圖。

第2A圖至第2D圖繪示本發明多個實施例之晶片封裝體的凹槽的多種變化的上視圖。

第3圖繪示本發明一實施例之晶片封裝體的剖面圖。

第4圖繪示本發明另一實施例之晶片封裝體的剖面圖。

第5A圖至第5N圖繪示本發明一實施例之晶片封裝體的製程剖面圖。

第6A圖至第6K圖繪示本發明一實施例之晶片封裝體的製程剖面圖

100．．．晶片封裝體

110．．．半導體基底

112．．．第一表面

114．．．第二表面

116．．．凹槽

116a．．．底部

116b．．．側壁

118．．．導電結構

119．．．源極區

120．．．汲極電極

130．．．源極電極

140．．．閘極電極

150、160．．．絕緣層

162．．．開口

170．．．導電層

180．．．阻擋層

D．．．間距

T．．．通孔

T1．．．通孔的側壁

S．．．側壁

V．．．介層窗結構

Claims (16)

1. 一種晶片封裝體，包括：一半導體基底，具有相反的一第一表面與一第二表面，且該第一表面具有一凹槽；一汲極電極，配置於該第一表面上並覆蓋該凹槽；一源極電極，配置於該第二表面上，且與覆蓋該凹槽的該汲極電極對應設置；一閘極電極，配置於該第二表面上；一導電結構，電性連接該閘極電極，並延伸至該第一表面上；以及一阻擋層，配置於該第一表面上，並位於該汲極電極與該導電結構之間。
2. 如申請專利範圍第1項所述之晶片封裝體，其中該半導體基底具有一通孔對應於該閘極電極，該導電結構位於該通孔中並連接該閘極電極。
3. 如申請專利範圍第2項所述之晶片封裝體，其中該通孔之鄰近該第二表面的部分具有一階梯式側壁(stepwise sidewalls)。
4. 如申請專利範圍第1項所述之晶片封裝體，更包括：一絕緣層，位於該第二表面上，該絕緣層覆蓋該閘極電極並具有一開口以暴露出該源極電極；以及一導電層，配置於該絕緣層上並經由該開口連接該源極電極。
5. 如申請專利範圍第1項所述之晶片封裝體，其中 該第一表面具有複數個凹槽，且該汲極電極覆蓋該些凹槽。
6. 如申請專利範圍第1項所述之晶片封裝體，更包括：一絕緣層，位於該導電結構與該半導體基底之間，以使該導電結構與該半導體基底電性絕緣。
7. 如申請專利範圍第1項所述之晶片封裝體，其中該汲極電極順應性地覆蓋該凹槽的底部與側壁。
8. 如申請專利範圍第1項所述之晶片封裝體，其中該凹槽的底部與該第二表面的間距約為150微米至5微米。
9. 一種晶片封裝體，包括：一半導體基底，具有相反的一第一表面與一第二表面，並具有至少一凹槽，該凹槽自該第一表面向該第二表面延伸，且該凹槽具有一底部；一汲極電極，配置於該第一表面上並覆蓋該凹槽；一源極電極，配置於該第二表面上，且與覆蓋該凹槽的該汲極電極對應設置；一閘極電極，配置於該第二表面上；一導電結構，電性連接該閘極電極，並貫穿該半導體基底以延伸至該第一表面上；一阻擋層，配置於該第一表面上，並位於該汲極電極與該導電結構之間；一絕緣層，位於該第二表面上，該絕緣層覆蓋該閘極電極並具有一開口以暴露出該源極電極；以及 一導電層，配置於該絕緣層上並經由該開口連接該源極電極。
10. 一種晶片封裝體的製作方法，包括：提供一半導體基底、一源極電極與一閘極電極，其中該半導體基底具有相反的一第一表面與一第二表面，該源極電極與該閘極電極位於該第二表面上；於該第一表面上形成一第一凹槽，該第一凹槽對應於該源極電極；於該第一表面上形成一覆蓋該第一凹槽的汲極電極；於該半導體基底上形成一通孔，該通孔對應於該閘極電極；於該通孔中形成一導電結構，該導電結構連接該閘極電極並延伸至該第一表面上；以及在形成該導電結構之後，於該第一表面上並於該汲極電極與該導電結構之間形成一阻擋層。
11. 如申請專利範圍第10項所述之晶片封裝體的製作方法，更包括：在形成該導電結構之前，於該第一表面與該通孔的內壁上形成一絕緣層，以使該導電結構與該半導體基底電性絕緣。
12. 如申請專利範圍第10項所述之晶片封裝體的製作方法，其中該汲極電極與該導電結構係於同一步驟中形成。
13. 如申請專利範圍第12項所述之晶片封裝體的製 作方法，其中該汲極電極與該導電結構的形成包括：在形成該第一凹槽與該通孔之後，於該第一表面上並於該第一凹槽與該通孔之間形成一電鍍罩幕層；進行一電鍍製程，以於該第一凹槽、該通孔以及該電鍍罩幕層暴露出的該第一表面上形成該汲極電極與該導電結構；以及移除該電鍍罩幕層。
14. 如申請專利範圍第10項所述之晶片封裝體的製作方法，其中該通孔的形成包括：於該第一表面上形成一第二凹槽，該第二凹槽位於該閘極電極上方；以及在形成該第一凹槽的同時，移除該半導體基底之位於該第二凹槽下方的部份。
15. 如申請專利範圍第14項所述之晶片封裝體的製作方法，其中該通孔的形成包括：在該第一表面上形成一罩幕層，該罩幕層具有一第一開口以暴露部分該半導體基底；以該罩幕層為罩幕移除該第一開口所暴露出的該半導體基底，以形成該第二凹槽；圖案化該罩幕層，以形成至少一第二開口並擴大該第一開口的寬度；以該罩幕層為罩幕移除該第二開口與該第一開口所暴露出的該半導體基底，以形成該第一凹槽與該通孔；以及移除該罩幕層。
16. 如申請專利範圍第10項所述之晶片封裝體的製作方法，更包括：於該第二表面上形成一絕緣層，該絕緣層覆蓋該閘極電極，並具有一開口以暴露出該源極電極；以及於該絕緣層上形成一導電層，該導電層經由該開口連接該源極電極。