CN102544101A - 晶片封装体及其制作方法 - Google Patents

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Abstract

本发明提供一种晶片封装体及其制作方法，晶片封装体包括一半导体基底，具有相反的一第一表面与一第二表面，且第一表面具有一凹槽；一漏极电极，配置于第一表面上并覆盖凹槽；一源极电极，配置于第二表面上，且与覆盖凹槽的漏极电极对应设置；以及一栅极电极，配置于第二表面上。本发明可提升导电效能，并提供足够的结构强度，以避免在传送半导体基底的过程中产生破片等情况，且在封装制程中，半导体基底可维持一定的平整度而不会因为厚度过薄而有边缘翘曲等情况产生。

Description

晶片封装体及其制作方法
技术领域
本发明有关于封装技术，且特别是有关于晶片封装体及其制作方法。
背景技术
晶片封装制程是形成电子产品过程中的一重要步骤。晶片封装体除了将晶片保护于其中，使免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
使晶片封装体的效能提升且维持一定的结构强度已成为重要课题。
发明内容
本发明一实施例提供一种晶片封装体，包括一半导体基底，具有相反的一第一表面与一第二表面，且第一表面具有一凹槽；一漏极电极，配置于第一表面上并覆盖凹槽；一源极电极，配置于第二表面上，且与覆盖凹槽的漏极电极对应设置；以及一栅极电极，配置于第二表面上。
本发明所述的晶片封装体，还包括：一导电结构，电性连接该栅极电极，并延伸至该第一表面上。
本发明所述的晶片封装体，该半导体基底具有一对应于该栅极电极的通孔，该导电结构位于该通孔中并连接该栅极电极。
本发明所述的晶片封装体，该通孔的邻近该第二表面的部分具有一阶梯式侧壁。
本发明所述的晶片封装体，还包括：一绝缘层，位于该第二表面上，该绝缘层覆盖该栅极电极并具有一开口以暴露出该源极电极；以及一导电层，配置于该绝缘层上并经由该开口连接该源极电极。
本发明所述的晶片封装体，还包括：一阻挡层，配置于该第一表面上，并位于该漏极电极与该导电结构之间。
本发明所述的晶片封装体，该第一表面具有多个凹槽，且该漏极电极覆盖所述凹槽。
本发明所述的晶片封装体，还包括：一绝缘层，位于该导电结构与该半导体基底之间，以使该导电结构与该半导体基底电性绝缘。
本发明所述的晶片封装体，该漏极电极顺应性地覆盖该凹槽的底部与侧壁。
本发明所述的晶片封装体，该凹槽的底部与该第二表面的间距约为150微米至5微米。
本发明另一实施例提供一种晶片封装体，包括一半导体基底，具有相反的一第一表面与一第二表面，并具有至少一凹槽，凹槽自第一表面向第二表面延伸，且凹槽具有一底部；一漏极电极，配置于第一表面上并覆盖凹槽；一源极电极，配置于第二表面上，且与覆盖凹槽的漏极电极对应设置；一栅极电极，配置于第二表面上；一导电结构，电性连接栅极电极，并贯穿半导体基底以延伸至第一表面上；一绝缘层，位于第二表面上，绝缘层覆盖栅极电极并具有一开口以暴露出源极电极；以及一导电层，配置于绝缘层上并经由开口连接源极电极。
本发明又一实施例提供一种晶片封装体的制作方法，包括提供一半导体基底、一源极电极与一栅极电极，其中半导体基底具有相反的一第一表面与一第二表面，源极电极与栅极电极位于第二表面上；于第一表面上形成一第一凹槽，第一凹槽对应于源极电极；以及于第一表面上形成一覆盖第一凹槽的漏极电极。
本发明所述的晶片封装体的制作方法，还包括：于该半导体基底上形成一通孔，该通孔对应于该栅极电极；以及于该通孔中形成一导电结构，该导电结构连接该栅极电极并延伸至该第一表面上。
本发明所述的晶片封装体的制作方法，还包括：在形成该导电结构之前，于该第一表面与该通孔的内壁上形成一绝缘层，以使该导电结构与该半导体基底电性绝缘。
本发明所述的晶片封装体的制作方法，该漏极电极与该导电结构于同一步骤中形成。
本发明所述的晶片封装体的制作方法，该漏极电极与该导电结构的形成包括：在形成该第一凹槽与该通孔之后，于该第一表面上并于该第一凹槽与该通孔之间形成一电镀罩幕层；进行一电镀制程，以于该第一凹槽、该通孔以及该电镀罩幕层暴露出的该第一表面上形成该漏极电极与该导电结构；以及移除该电镀罩幕层。
本发明所述的晶片封装体的制作方法，还包括：在形成该导电结构之后，于该第一表面上并于该漏极电极与该导电结构之间形成一阻挡层。
本发明所述的晶片封装体的制作方法，该通孔的形成包括：于该第一表面上形成一第二凹槽，该第二凹槽位于该栅极电极上方；以及在形成该第一凹槽的同时，移除该半导体基底的位于该第二凹槽下方的部分。
本发明所述的晶片封装体的制作方法，该通孔的形成还包括：在该第一表面上形成一罩幕层，该罩幕层具有一第一开口以暴露部分该半导体基底；以该罩幕层为罩幕移除该第一开口所暴露出的该半导体基底，以形成该第二凹槽；图案化该罩幕层，以形成至少一第二开口并扩大该第一开口的宽度；以该罩幕层为罩幕移除该第二开口与该第一开口所暴露出的该半导体基底，以形成该第一凹槽与该通孔；以及移除该罩幕层。
本发明所述的晶片封装体的制作方法，还包括：于该第二表面上形成一绝缘层，该绝缘层覆盖该栅极电极，并具有一开口以暴露出该源极电极；以及于该绝缘层上形成一导电层，该导电层经由该开口连接该源极电极。
本发明可提升导电效能，并提供足够的结构强度，以避免在传送半导体基底的过程中产生破片等情况，且在封装制程中，半导体基底可维持一定的平整度而不会因为厚度过薄而有边缘翘曲等情况产生。
附图说明
图1绘示本发明一实施例的晶片封装体的剖面图。
图2A至图2D绘示本发明多个实施例的晶片封装体的凹槽的多种变化的俯视图。
图3绘示本发明一实施例的晶片封装体的剖面图。
图4绘示本发明另一实施例的晶片封装体的剖面图。
图5A至图5N绘示本发明一实施例的晶片封装体的制程剖面图。
图6A至图6K绘示本发明一实施例的晶片封装体的制程剖面图。
附图中符号的简单说明如下：
100、400：晶片封装体；110：半导体基底；112：第一表面；114：第二表面；116、620：凹槽；116a：底部；116b：侧壁；118：导电结构；119：源极区；120：漏极电极；130：源极电极；140：栅极电极；150、160：绝缘层；152、162、164、512、522、632：开口；170：导电层；180：阻挡层；510、520、610、630：罩幕层；530：晶种层；540：电镀罩幕层；550：导电层；612：第一开口；614：第二开口；A：深度；B1、B2、W1、W2：宽度；D：间距；T：通孔；T1：通孔的侧壁；S：侧壁；V：介层窗结构。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间必然具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或的上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装金属氧化物半导体场效应晶体管晶片，例如是功率模组晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronicdevices)、微机电系统(Micro Electro Mechanical System；MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package；WSP)制程对影像感测元件、发光二极管(light-emitting diodes；LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)喷墨头(ink printer heads)、或功率晶片模组(power IC modules)等半导体晶片进行封装。
其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。
图1绘示本发明一实施例的晶片封装体的剖面图。图2A至图2D绘示本发明多个实施例的晶片封装体的凹槽的多种变化的俯视图。图3绘示本发明一实施例的晶片封装体的剖面图。值得注意的是，为简化起见，图2A至图2D仅绘示凹槽的形状与排列，而省略绘示半导体基底上的其他结构。
请参照图1，本实施例的晶片封装体100包括一半导体基底110、一漏极电极120、一源极电极130以及一栅极电极140，其中半导体基底110的材质例如为硅、锗、硅锗、碳化硅、砷化镓、或其相似物。半导体基底110具有相反的一第一表面112与一第二表面114。
在半导体基底110中可预先形成有源极区119及漏极区(未绘示)。在一实施例中，半导体基底110的导电型式可为N型或P型，一般而言，以N型的半导体基底居多。以导电型式为N型的半导体基底110为例，其可为掺杂有N型掺质的硅基底。半导体基底110中的掺质种类与掺杂浓度可为不均一的。例如，半导体基底110的用以作为源极区119的部分与用以作为漏极区的部分所掺杂的N型掺质的种类与掺杂浓度可彼此不同。半导体基底110的未形成源极区119或其他掺杂区(未绘示)的部分大体上可视为一漏极区。因此，标号110大体上亦可代表漏极区。
在一实施例中，半导体基底110可包括掺杂区(未绘示)，其可自第二表面114或接近第二表面114处朝第一表面112延伸。掺杂区的导电型式不同于半导体基底110。例如，当半导体基底110为N型基底时，掺杂区的导电型式为P型，反之亦然。
在一实施例中，源极区119可位于掺杂区中。源极区119的导电型式与半导体基底110相同，例如皆为N型。在一实施例中，源极区119自第二表面114或接近第二表面114处朝第一表面112延伸，且可部分被掺杂区围绕。在图1中，为简化与清楚化图式，仅显示出源极区119。
第一表面112可具有至少一凹槽。举例来说，在本实施例中，第一表面112具有多个凹槽116，这些凹槽116可为各种适合的形状并以适合的方式排列，例如图2A所示的凹槽116呈长条状且彼此平行排列、图2B所示的凹槽116呈圆形且成阵列式排列。在一实施例中，第一表面112可具有单一个凹槽116，凹槽116可如图2C所示为方形、如图2D所示为圆形或是其他适合的形状。在本实施例中，凹槽116的底部116a与第二表面114之间存在一间距D，间距D例如约为150微米至5微米，且可依制程或是设计需求而缩小至10微米至5微米。
漏极电极120配置于第一表面112上并覆盖凹槽116。在本实施例中，凹槽116的底部116a(及/或侧壁116b)暴露出半导体基底110中的漏极区，且漏极电极120电性连接该漏极区。在本实施例中，漏极电极120直接接触半导体基底110。详细而言，在本实施例中，漏极电极120顺应性地覆盖凹槽116的底部116a与侧壁116b。在一实施例中，漏极电极120可填满凹槽116。
源极电极130配置于第二表面114上，且对应于凹槽116，并与半导体基底110中的源极区119电性连接。详细而言，在本实施例中，源极电极130配置于凹槽116下方并与覆盖凹槽116的漏极电极120对应设置。值得注意的是，在本实施例中，由于半导体基底110具有凹槽116，因此，可缩短源极电极130与漏极电极120之间的间距，使两者之间的通道长度缩小，进而提升两者之间的导电效能，而且半导体基底110的凹槽116以外的部分可使半导体基底110具有足够的结构强度。
栅极电极140配置于第二表面114上。在本实施例中，晶片封装体100可还包括一导电结构118，其电性连接栅极电极140，并延伸至第一表面112上。
在本实施例中，半导体基底110具有一通孔T对应于栅极电极140，导电结构118位于通孔T中并连接栅极电极140。如图1所示，在本实施例中，可在导电结构118与半导体基底110之间设置一绝缘层150，以使导电结构118与半导体基底110电性绝缘。虽然，图1中的通孔T具有大抵垂直于第二表面114的侧壁T1，但本发明并不以此为限，只要导电结构118可透过通孔T与栅极电极140电性连接即可。在另一实施例中，如图3所示，通孔T的邻近第二表面114的部分具有一阶梯式侧壁(stepwisesidewalls)T1。在又一实施例中，导电结构可连接栅极电 极140并沿着半导体基底110的侧壁S延伸至第一表面112上(未绘示)，换言之，本发明亦可不形成通孔T。
值得注意的是，在本实施例中，由于导电结构118延伸至第一表面112，因此，可于半导体基底110的同一面(第一表面112)上提供漏极电极120与栅极电极140的电性接触，进而有利于与其他电子构件整合。
在本实施例中，第二表面114上具有一绝缘层160，以电性隔离第二表面114上的导线与各种电子元件，应注意的是，绝缘层160事实上可包含一或多层介电层。源极电极130可透过形成于绝缘层160及/或半导体基底110中的线路层(未绘示)而电性连接至半导体基底110中的源极区119。例如，绝缘层160中可形成有介层窗结构(via structure)V，其电性连接源极电极130与源极区119。此外，在本实施例中，绝缘层160可覆盖栅极电极140并具有一开口162以暴露出源极电极130，并在绝缘层160上设置一导电层170，其经由开口162连接源极电极130。
绝缘层150、160的材质例如为环氧树脂、防焊层、或其他适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物或其组合；或有机高分子材料的聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene：B CB，道氏化学公司)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)等。
此外，如图1所示，在本实施例中，可在第一表面112上并在漏极电极120与导电结构118之间设置一阻挡层180，以阻挡之后设置于漏极电极120(或导电结构118)上的焊料溢流至导电结构118(或漏极电极120)。阻挡层180的材质为绝缘材料(例如防焊材料)。
图4绘示本发明另一实施例的晶片封装体的剖面图。在一实施例中，如图4所示，晶片封装体400可不具有图1中的导电结构118，此时，绝缘层160可额外具有一开口164以暴露出栅极电极140，以供后续的电性接触。
以下将详细介绍图1与图3所示的晶片封装体的制作方法。
图5A至图5N绘示本发明一实施例的晶片封装体的制程剖面图。为简化起见，与图1至图4相似或相同的元件将使用相同的元件符号。
首先，如图5A所示，提供一半导体基底110，其具有相反的一第一表面112与一第二表面114，且具有源极电极130与栅极电极140位于第二表面114上。本实施例的半导体基底110与图1的半导体基底110相同，皆可预先形成有源极区119及漏极区(未绘示)。
在一实施例中，第二表面114上设置有一绝缘层160，且源极电极130可透过形成于绝缘层160及/或半导体基底110中的线路层(未绘示)而电性连接至半导体基底110中的源极区119。例如，绝缘层160中可形成有介层窗结构V，其电性连接源极电极130与源极区119。此外，在本实施例中，绝缘层160可覆盖栅极电极140并具有一开口162以暴露出源极电极130。
在本实施例中，如图5B所示，可在绝缘层160上形成一导电层170，导电层170经由开口162连接源极电极130。导电层170例如为钛/镍/钒/银、无电镀镍/金或是钛/铜/镍/金的复合层状结构或是其相似物。
接着，如图5C所示，可选择性薄化半导体基底110，举例来说，可将半导体基底110的第二表面114固定于一暂时基板(未绘示)上，并自第一表面112将半导体基底110薄化至适当的厚度。之后，再将暂时基板移除。薄化半导体基底110的方法例如为蚀刻、铣削(milling)、磨削(grinding)、或研磨(polishing)，其中研磨例如为化学机械研磨。
然后，如图5D所示，可在第一表面112上形成一罩幕层510，罩幕层510具有一开口512，其暴露出栅极电极140上方的部分半导体基底110。罩幕层510例如为一光阻层。
之后，如图5E所示，移除开口512所暴露出的部分半导体基底110，以形成一通孔T，通孔T露出栅极电极140上方的绝缘层160。移除半导体基底110的方法包括蚀刻法，例如干式蚀刻、湿式蚀刻或激光烧蚀。接着，移除罩幕层510。
然后，如图5F所示，例如以蚀刻的方式移除位于通孔T下方的部分绝缘层160，以暴露出栅极电极140。
接着，如图5G所示，例如以化学气相沈积法或涂布法于第一表面112与通孔T的内壁T1上形成一绝缘层150，以使之后将形成的导电结构与半导体基底110电性绝缘。在本实施例中，绝缘层150亦形成于通孔T暴露出的栅极电极140上。
为使之后将形成于通孔T中的导电结构可与栅极电极140连接，可如图5H所示，移除绝缘层150的位于栅极电极140上的部分，以暴露出栅极电极140。值得注意的是，栅极电极140上的绝缘层150不限于此步骤中移除，其可于通孔T中形成导电层之前的任一适合时间点移除。
接着，如图5I所示，于第一表面112上形成一罩幕层520，罩幕层520位于绝缘层150上，并具有多个暴露出部分绝缘层150的开口522，开口522大抵位于源极电极130上方。然后，以罩幕层520为罩幕，例如以蚀刻的方式移除开口522所暴露出的部分绝缘层150，以于绝缘层150上形成多个开口152，开口152暴露出部分半导体基底110。罩幕层520例如为干膜，由于干膜不会填入通孔T中，可免去后续的通孔清洗制程。
接着，如图5J所示，以罩幕层520为罩幕，例如以蚀刻的方式移除开口522所暴露出的部分半导体基底110，以于第一表面112上形成多个凹槽116，凹槽116对应于源极电极130。凹槽116暴露出半导体基底110的漏极区(未绘示)。在本实施例中，凹槽116的底部116a与第二表面114之间存在一间距D，且可通过控制蚀刻制程的时间长短来调整间距D的大小。之后，移除罩幕层520。
然后，如图5K所示，于第一表面112、凹槽116与通孔T上全面形成一晶种层530，其通过连接凹槽116的底部116a(及/或侧壁116b)而与半导体基底110的漏极区电性连接。形成晶种层530的方法包括化学气相沉积法或是物理气相沉积法，晶种层530例如为钛/铜双层结构。
接着，如图5L所示，于第一表面112上且于凹槽116与通孔T之间形成一电镀罩幕层540，电镀罩幕层540暴露出晶种层530的位于凹槽116与通孔T上的部分。电镀罩幕层540例如为一干膜。然后，进行一电镀制程，以于电镀罩幕层540所暴露出的晶种层530上形成一导电层550。
然后，如图5M所示，移除电镀罩幕层540，并且以例如蚀刻的方式移除电镀罩幕层540下方的晶种层530，以使导电层550的位于凹槽116上的部分与位于通孔T上的部分彼此电性绝缘。
应注意的是，虽然上述实施例中的导电层以电镀方式进行，然本发明实施例不限于此。在其他实施例中，亦可采用气相沉积法或涂布法形成导电材料层，并透过微影及蚀刻制程将之图案化为所需的导电层。在此情形下，可不需形成晶种层。
之后，如图5N所示，于第一表面112上并于导电层550的位于凹槽116上的部分与位于通孔T上的部分之间形成一阻挡层180。阻挡层180的形成方法包括印刷法(printing)。
如图5A至图5N所示，由于本实施例是以在半导体基底110中形成多个凹槽116的方式缩短源极电极130与漏极电极(亦即，导电层550的位于凹槽116上的部分)之间的间距，并以凹槽116以外的部分来保持半导体基底110的结构强度，因此，在晶圆制程中，半导体基底110在传送的过程中因本身具有足够的结构强度而不易有破片等情况产生，并且在封装制程中，亦可维持一定的平整度，而不会因为厚度过薄而有边缘翘曲等情况产生。在一实施例中，半导体基底110可为半导体晶圆，其中形成有多个金属氧化物半导体场效应晶体管，彼此间间隔有预定切割道。在此情形下，可进一步沿着切割道切割半导体基底110以形成多个个体的晶片封装体以供利用。
图6A至图6K绘示本发明另一实施例的晶片封装体的制程剖面图。值得注意的是，在图6A至图6K的制程中，标示相同于图1与图5A至图5N中的元件符号的构件，其材质与制作方法可相同于图1与图5A至图5N中的构件的材质与制作方法。
首先，如图6A所示，提供一半导体基底110，其具有相反的一第一表面112与一第二表面114，并具有源极电极130与栅极电极140位于第二表面114上。本实施例的半导体基底110与图1的半导体基底110相同，皆可预先形成有源极区119及漏极区(未绘示)。
在一实施例中，第二表面114上设置有一绝缘层160，且源极电极130可透过形成于绝缘层160及/或半导体基底110中的线路层(未绘示)而电性连接至半导体基底110中的源极区119。例如，绝缘层160中可形成有介层窗结构V，其电性连接源极电极130与源极区119。此外，在本实施例中，绝缘层160可覆盖栅极电极140并具有一开口162以暴露出源极电极130。接着，可在绝缘层160上形成一导电层170，导电层170经由开口162连接源极电极130。
接着，如图6B所示，可选择性薄化半导体基底110，举例来说，可将半导体基底110的第二表面114固定于一暂时基板(未绘示)上，并自第一表面112将半导体基底110薄化至适当的厚度。之后，再将暂时基板移除。
然后，如图6C所示，可在第一表面112上形成一罩幕层610，罩幕层610具有一第一开口612，其暴露出栅极电极140上方的部分半导体基底110，第一开口612具有一宽度W1。接着，以罩幕层610为罩幕移除第一开口612所暴露出的部分半导体基底110，以形成一凹槽620。凹槽620的深度A例如为25微米至50微米。凹槽620的宽度B1例如约等于第一开口612的宽度W1。
之后，如图6D所示，图案化罩幕层610，以形成多个第二开口614并扩大第一开口612，以使第一开口612具有一宽度W2，其中宽度W2大于宽度W1。第二开口614暴露部分源极电极130上方的半导体基底110。
接着，如图6E所示，以罩幕层610为罩幕，例如以蚀刻的方式移除第二开口614与第一开口612所暴露出的半导体基底110，以同时形成凹槽116与通孔T，其中通孔T暴露出栅极电极140，凹槽116大抵位于源极电极130上方。
值得注意的是，由于第一开口612下方已预先形成凹槽620，因此，在此制程中，第一开口612下方是形成穿过半导体基底110的通孔T，而第二开口614下方形成的凹槽116仍与半导体基底110的第二表面114保有一间距D。简而言之，本实施例是通过先于栅极电极140上方的部分半导体基底110中形成深度较浅的凹槽620，然后，再于形成凹槽116的制程中一并移除凹槽620下方的部分半导体基底110，以形成通孔T。如此一来，可以制程难度较低的凹槽制程，取代制程难度较高的通孔制程。
此外，通孔T的宽度B2例如约为第一开口612的宽度W2，由于宽度W2大于宽度W1，因此，宽度B2大于宽度B1。因此，通孔T的邻近第二表面114的部分具有一阶梯式侧壁(stepwisesidewalls)T1。
然后，如图6F所示，移除罩幕层610。接着，在通孔T的内壁T1与第一表面112上形成一绝缘层150。在本实施例中，绝缘层150亦形成在通孔T所暴露出的栅极电极140上与凹槽116上，因此，可进行如图6G所示的制程，在第一表面112上形成一罩幕层630(例如为干膜)，罩幕层630位于绝缘层150上并具有多个开口632以暴露出绝缘层150的位于凹槽116与栅极电极140上的部分。并且，以罩幕层630为罩幕，移除罩幕层630所暴露出的绝缘层150。
接着，如图6H所示，移除罩幕层630，并且在第一表面112、凹槽116与通孔T上全面形成一晶种层530。
然后，如图6I所示，在晶种层530上并在凹槽116与通孔T之间形成一电镀罩幕层540。接着，进行一电镀制程，以于电镀罩幕层540所暴露出的晶种层530上形成一导电层550。
之后，如图6J所示，移除电镀罩幕层540及其下方的晶种层530，以使导电层550的位于凹槽116上的部分以及位于通孔T上的部分彼此电性绝缘。
接着，如图6K所示，于第一表面112上并于导电层550的位于凹槽116上的部分以及位于通孔T上的部分之间形成一阻挡层180。
在本发明的实施例中，以在半导体基底中形成凹槽的方式缩短源极电极与漏极电极之间的间距，使两者之间的通道长度缩小，进而提升两者之间的导电效能，并通过凹槽以外的部分提供足够的结构强度，特别适合在晶圆级制程中提供足够的结构强度，以避免在传送半导体基底的过程中产生破片等情况，并且在封装制程中，半导体基底亦可维持一定的平整度，而不会因为厚度过薄而有边缘翘曲等情况产生。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (20)

1.一种晶片封装体，其特征在于，包括：
一半导体基底，具有相反的一第一表面与一第二表面，且该第一表面具有一凹槽；
一漏极电极，配置于该第一表面上并覆盖该凹槽；
一源极电极，配置于该第二表面上，且与覆盖该凹槽的该漏极电极对应设置；以及
一栅极电极，配置于该第二表面上。
2.根据权利要求1所述的晶片封装体，其特征在于，还包括：
一导电结构，电性连接该栅极电极，并延伸至该第一表面上。
3.根据权利要求2所述的晶片封装体，其特征在于，该半导体基底具有一对应于该栅极电极的通孔，该导电结构位于该通孔中并连接该栅极电极。
4.根据权利要求3所述的晶片封装体，其特征在于，该通孔的邻近该第二表面的部分具有一阶梯式侧壁。
5.根据权利要求2所述的晶片封装体，其特征在于，还包括：
一绝缘层，位于该第二表面上，该绝缘层覆盖该栅极电极并具有一开口以暴露出该源极电极；以及
一导电层，配置于该绝缘层上并经由该开口连接该源极电极。
6.根据权利要求2所述的晶片封装体，其特征在于，还包括：
一阻挡层，配置于该第一表面上，并位于该漏极电极与该导电结构之间。
7.根据权利要求1所述的晶片封装体，其特征在于，该第一表面具有多个凹槽，且该漏极电极覆盖所述凹槽。
8.根据权利要求1所述的晶片封装体，其特征在于，还包括：
一绝缘层，位于该导电结构与该半导体基底之间，以使该导电结构与该半导体基底电性绝缘。
9.根据权利要求1所述的晶片封装体，其特征在于，该漏极电极顺应性地覆盖该凹槽的底部与侧壁。
10.根据权利要求1所述的晶片封装体，其特征在于，该凹槽的底部与该第二表面的间距为150微米至5微米。
11.一种晶片封装体，其特征在于，包括：
一半导体基底，具有相反的一第一表面与一第二表面，并具有至少一凹槽，该凹槽自该第一表面向该第二表面延伸，且该凹槽具有一底部；
一漏极电极，配置于该第一表面上并覆盖该凹槽；
一源极电极，配置于该第二表面上，且与覆盖该凹槽的该漏极电极对应设置；
一栅极电极，配置于该第二表面上；
一导电结构，电性连接该栅极电极，并贯穿该半导体基底以延伸至该第一表面上；
一绝缘层，位于该第二表面上，该绝缘层覆盖该栅极电极并具有一开口以暴露出该源极电极；以及
一导电层，配置于该绝缘层上并经由该开口连接该源极电极。
12.一种晶片封装体的制作方法，其特征在于，包括：
提供一半导体基底、一源极电极与一栅极电极，其中该半导体基底具有相反的一第一表面与一第二表面，该源极电极与该栅极电极位于该第二表面上；
于该第一表面上形成一第一凹槽，该第一凹槽对应于该源极电极；以及
于该第一表面上形成一覆盖该第一凹槽的漏极电极。
13.根据权利要求12所述的晶片封装体的制作方法，其特征在于，还包括：
于该半导体基底上形成一通孔，该通孔对应于该栅极电极；以及
于该通孔中形成一导电结构，该导电结构连接该栅极电极并延伸至该第一表面上。
14.根据权利要求13所述的晶片封装体的制作方法，其特征在于，还包括：
在形成该导电结构之前，于该第一表面与该通孔的内壁上形成一绝缘层，以使该导电结构与该半导体基底电性绝缘。
15.根据权利要求13所述的晶片封装体的制作方法，其特征在于，该漏极电极与该导电结构于同一步骤中形成。
16.根据权利要求15所述的晶片封装体的制作方法，其特征在于，该漏极电极与该导电结构的形成包括：
在形成该第一凹槽与该通孔之后，于该第一表面上并于该第一凹槽与该通孔之间形成一电镀罩幕层；
进行一电镀制程，以于该第一凹槽、该通孔以及该电镀罩幕层暴露出的该第一表面上形成该漏极电极与该导电结构；以及
移除该电镀罩幕层。
17.根据权利要求13所述的晶片封装体的制作方法，其特征在于，还包括：
在形成该导电结构之后，于该第一表面上并于该漏极电极与该导电结构之间形成一阻挡层。
18.根据权利要求13所述的晶片封装体的制作方法，其特征在于，该通孔的形成包括：
于该第一表面上形成一第二凹槽，该第二凹槽位于该栅极电极上方；以及
在形成该第一凹槽的同时，移除该半导体基底的位于该第二凹槽下方的部分。
19.根据权利要求18所述的晶片封装体的制作方法，其特征在于，该通孔的形成还包括：
在该第一表面上形成一罩幕层，该罩幕层具有一第一开口以暴露部分该半导体基底；
以该罩幕层为罩幕移除该第一开口所暴露出的该半导体基底，以形成该第二凹槽；
图案化该罩幕层，以形成至少一第二开口并扩大该第一开口的宽度；
以该罩幕层为罩幕移除该第二开口与该第一开口所暴露出的该半导体基底，以形成该第一凹槽与该通孔；以及
移除该罩幕层。
20.根据权利要求13所述的晶片封装体的制作方法，其特征在于，还包括：
于该第二表面上形成一绝缘层，该绝缘层覆盖该栅极电极，并具有一开口以暴露出该源极电极；以及
于该绝缘层上形成一导电层，该导电层经由该开口连接该源极电极。
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