CN104347576B - 晶片封装体及其制造方法 - Google Patents

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Abstract

本发明揭露一种晶片封装体及其制造方法，该晶片封装体包括：一晶片，晶片包括邻近于晶片的上表面的一感测区或元件区、以及位于感测区或元件区内且包括多个感测单元的一感测阵列；多个第一开口，位于晶片内，以对应地暴露出感测单元；多个导电延伸部，设置于第一开口内，且电性连接感测单元，并自第一开口延伸至晶片的上表面上方。本发明能够降低封装层的厚度，进而提升晶片封装体的感测灵敏度，且无需增加额外的制程步骤及制造成本。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
背景技术
晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
传统具有感测功能的晶片封装体，如图1所揭示的指纹辨识晶片封装体，将指纹辨识晶片520设置于印刷电路板510上，并通过多条接线530自晶片520上表面的接垫区焊接至印刷电路板510上，之后再以封装层540覆盖指纹辨识晶片520。由于接线530突出的高度使得封装层540的厚度无法降低，为了避免因封装层540太厚而影响感测区523的敏感度，封装后的指纹辨识晶片520的周围侧边高度设计成高于中央的感测区523。此外，由于接线530邻近于指纹辨识晶片520的边缘，因此容易于焊接过程中因碰触晶片边缘而造成短路或断线，致使良率下降。
因此，有必要寻求一种新颖的晶片封装体及其制造方法，以降低封装层的厚度，进而提升晶片封装体的感测灵敏度，并提供一种具有扁平化接触表面及具有足够保护与结构强度的晶片封装体。
发明内容
本发明实施例提供一种晶片封装体，包括：一晶片，晶片包括邻近于晶片的一上表面的一感测区或元件区、以及位于感测区或元件区内且包括多个感测单元的一感测阵列；多个第一开口，位于晶片内，以对应地暴露出感测单元；多个导电延伸部，设置于第一开口内且电性连接感测单元，并自第一开口延伸至晶片的上表面上方。
本发明实施例提供一种晶片封装体的制造方法，包括：提供一晶片，晶片包括邻近于晶片的一上表面的一感测区或元件区、以及位于感测区或元件区内且包括多个感测单元的一感测阵列；在晶片内形成多个第一开口，所述第一开口对应地暴露出感测单元；在第一开口内形成多个导电延伸部，所述导电延伸部电性连接感测单元，并自第一开口延伸至晶片的上表面上方。
本发明能够降低封装层的厚度，进而提升晶片封装体的感测灵敏度，且无需增加额外的制程步骤及制造成本。
附图说明
图1绘示传统晶片封装体的剖面示意图。
图2A至2G绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
图3至5绘示出根据本发明各种实施例的晶片封装体的剖面示意图。
图6绘示出根据本发明一实施例的晶片封装体的平面示意图。
其中，附图中符号的简单说明如下：
100 晶片；
100a 上表面；
100b 下表面；
120 晶片区；
140、260 绝缘层；
150 基底；
160 信号接垫区；
170 感测单元；
180 第二开口；
190 第一开口；
200 感测区或元件区；
220 第一凹口；
220a 第一侧壁；
220b 第一底部；
230 第二凹口；
230a 第二侧壁；
230b 第二底部；
280a 导电延伸部；
280b 重布线层；
300 保护层；
320、340 开口；
360 粘着层；
380 外部元件；
400 接垫区；
440、530 接线；
440a 第一端点；
440b 第二端点；
440c最高部分；
460、540 封装层；
480 装饰层；
500 保护层；
510 印刷电路板；
520 指纹辨识晶片；
523 感测区；
D1、D2 深度；
H1 距离；
H2 深度；
H3覆盖厚度。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装感测晶片，例如指纹辨识器等生物辨识晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital oranalog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scalepackage，WSP)的部分或全部制程对影像感测元件、发光二极管(light-emitting diodes，LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wavedevices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)的晶片封装体。
请参照图2G，其绘示出根据本发明一实施例的晶片封装体的剖面示意图。在本实施例中，晶片封装体包括一晶片100、多个第一开口190及多个导电延伸部280a。晶片100具有一上表面100a及一下表面100b。在一实施例中，晶片100包括邻近于上表面100a的一绝缘层140以及其下方邻近于下表面100b的基底150，一般而言，绝缘层140可由层间介电层(interlayer dielectric，ILD)、金属间介电层(inter-metal dielectric，IMD)及覆盖的钝化层(passivation)组成。在本实施例中，绝缘层140可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。在本实施例中，基底150可包括硅或其他半导体材料。
在本实施例中，晶片100包括一信号接垫区160以及一感测区或元件区200，其可邻近于上表面100a。在一实施例中，感测区或元件区200用以感测电容。举例来说，晶片100可为射频(Radio Frequency，RF)/电容式指纹辨识晶片。感测区或元件区200内包括一感测阵列(如图6所示)，感测阵列包括多个感测单元170，位于绝缘层140内且与信号接垫区160电性连接。在一实施例中，感测单元170可为单层导电层(例如，内连线结构中的一顶金属层)或具有多层的导电层结构。为简化图式，此处仅以绝缘层140内的单层导电层作为范例说明。在本实施例中，第一开口190位于绝缘层140内，并暴露出对应的感测单元170。
在一实施例中，信号接垫区160位于感测区或元件区200外侧且包括多个导电垫，导电垫可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出绝缘层140内的一个导电垫作为范例说明。在本实施例中，绝缘层140内还可包括一个或一个以上的第二开口180，暴露出对应的导电垫。
在一实施例中，晶片100内还包括一浅凹槽结构，其由一第一凹口220组成。第一凹口220位于信号接垫区160外侧，并沿晶片100的侧壁自上表面100a朝下表面100b延伸。第一凹口220具有一第一侧壁220a及一第一底部220b。在一实施例中，第一凹口220的第一侧壁220a邻接绝缘层140，且暴露出其下方的基底150。在本实施例中，第一凹口220的深度D1(标示于图2B中)不大于15微米。在一实施例中，通过蚀刻绝缘层140所形成的第一凹口220，第一凹口220的第一侧壁220a大致上垂直于上表面100a，举例来说，第一凹口220的第一侧壁220a与上表面100a之间的夹角可大约为84°至90°的范围。此外，在另一实施例中，通过切割绝缘层140所形成的第一凹口220，第一凹口220的第一侧壁220a与上表面100a之间的夹角可大约为55°至90°的范围。
在一实施例中，可选择性设置一绝缘层260，其顺应性设置于晶片100的上表面100a上，且延伸至第一开口190、第二开口180及第一凹口220内，并暴露出部分的感测单元170及信号接垫区160。在本实施例中，绝缘层260可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
导电延伸部280a设置于第一开口190内且电性连接对应的感测单元170，并自第一开口190延伸至晶片100的上表面100a上方。如图6所示，上层的导电延伸部280a的尺寸大于下层的感测单元170的尺寸，然而可以理解的是，只要导电延伸部280a向上延伸至晶片100的上表面100a上方，导电延伸部280a或感测单元170的尺寸及形状可以具有其他配置方式。在一实施例中，导电延伸部280a可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
一图案化的重布线层(redistribution layer，RDL)280b顺应性延伸至第二开口180内及第一凹口220的第一侧壁220a及第一底部220b上。重布线层280b可经由第二开口180电性连接至信号接垫区160。在一实施例中，重布线层280b设置于绝缘层260上，因此可避免与基底150电性接触。在一实施例中，重布线层280b可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。在一实施例中，导电延伸部280a与重布线层280b由同一材料层所构成。
一保护(protection)层300顺应性设置于导电延伸部280a、重布线层280b及绝缘层260上，且延伸至第一开口190、第二开口180及第一凹口220内。保护层300内包括一个或一个以上的开口，暴露出重布线层280b的一部分。在本实施例中，保护层300内包括开口320及340，分别暴露出信号接垫区160上及第一凹口220内的重布线层280b。在另一实施例中，重布线层280b或导电延伸部280a可被暴露出来。在其他实施例中，保护层300内可仅包括开口340，例如将信号接垫区160的开口320覆盖。在本实施例中，保护层300可包括无机材料，例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
一外部元件380可通过一粘着层(例如，粘着胶(glue))360贴附于晶片100的下表面100b上。在本实施例中，外部元件380可为电路板、晶片或中介层(interposer)。以电路板为例，其表面可具有一个或一个以上的接垫区400。
一接线440具有第一端点440a及第二端点440b，其中第一端点440a于浅凹槽结构内电性连接重布线层，第二端点440b则用于外部元件的电性连接，且接线440的一部分突出于晶片上表面100a。举例而言，接线440可通过第二端点440b电性连接电路板380的接垫区400，及通过第一端点440a电性连接第一凹口220的第一底部220b上的重布线层280b，其中接线440的最高部分440c突出于晶片上表面100a。在本实施例中，虽以接线440的一部分突出于晶片上表面100a为例，但其并不以此为限。在其他实施例中，通过浅凹槽结构亦可使接线440低于上表面100a。
在本实施例中，晶片封装体可还包括一封装层(encapsulant)460，其可选择性(optionally)覆盖接线440及浅凹槽结构或还可延伸至晶片100的上表面100a上，以于感测区或元件区200上方形成一扁平化接触表面。封装层460一般由形塑材料(moldingmaterial)或密封材料(sealing material)构成。
在一实施例中，可另外设置装饰层480于封装层460上，且可依据设计需求而具有色彩，以显示具有感测功能的区域。保护层(例如，蓝宝石基底或硬塑胶(hard rubber))500则可另外设置于装饰层480上，以进一步提供耐磨、防刮及高可靠度的表面，进而避免在使用晶片封装体的感测功能的过程中感测装置受到污染或破坏。
一般而言，感测晶片内至少具有钝化层或金属间介电层设置于感测元件上方，因此感测元件与人机感测界面的距离较远，且钝化层或金属间介电层会造成信号衰减，而降低感测元件的侦测能力。
根据本发明的上述实施例，与重布线层280b由同一材料层所构成的导电延伸部280a设置于第一开口190内且电性连接对应的感测单元170，使得导电延伸部280a构成感测阵列的一部分(如图6所示)，且由于导电延伸部280a自第一开口190延伸至晶片100的上表面100a上方而更接近上方的扁平化接触表面，因此可通过导电延伸部280a将感测阵列与其上方的扁平化接触表面之间的距离缩短，而不会影响绝缘层140内的其他电路。如此一来，可提升感测阵列的敏感度。换句话说，能够增加感测阵列上方的封装层460或保护层500的厚度来提高晶片封装体的保护及结构强度，而感测阵列仍具有足够的敏感度。再者，由于感测阵列的一部分(即，导电延伸部280a)向上延伸至晶片100的上表面100a上方，因此下层的感测单元170的尺寸可选择性缩小，进而于绝缘层140内提供更多空间及更大弹性来布局其他电路。
另外，接线440的最高部分440c与浅凹槽结构的底部(亦即，第一凹口220的第一底部220b)之间具有一距离H1，且浅凹槽结构具有一深度H2(亦即，第一凹口220的深度D1)。封装层460于感测区或元件区200的覆盖厚度H3决定于接线440的最高部分440c与浅凹槽结构的底部之间的距离H1与浅凹槽结构的深度H2的差值(H1-H2)。因此通过调整浅凹槽结构的深度H2，可以降低封装层460的覆盖厚度，增加感测区的敏感度，同时形成扁平化的接触表面。此外，由于此种浅凹槽结构不需要除去过多基底材料，因此可以维持基底的结构强度。
请参照图3至5，其绘示出根据本发明各种实施例的晶片封装体的剖面示意图，其中相同于图2G中的部件使用相同的标号并省略其说明。图3中的晶片封装体的结构类似于图2G中的晶片封装体的结构，差异在于图3中晶片封装体还包括一第二凹口230，自第一凹口220的第一底部220b朝下表面100b延伸，第二凹口230具有一第二侧壁230a及一第二底部230b，其中第二凹口230的第二侧壁230a邻接基底150。下层的第二凹口230的横向宽度窄于上层的第一凹口220的横向宽度。在一实施例中，绝缘层260延伸至第二凹口230的第二侧壁230a及第二底部230b。
在本实施例中，接线440的最高部分440c与第一凹口220的第一底部220b之间具有一距离H1。封装层460于感测区或元件区200的覆盖厚度H3决定于接线440的最高部分440c与浅凹槽结构的底部之间的距离H1与第一凹口220的深度D1的差值(H1-D1)。
在本实施例中，接线440的第一端点440a电性接触上层第一凹口220的第一底部220b上的重布线层280b，因此除能够进一步降低接线440的最高高度外，还由于第二凹口230增加了接线440与第一凹口220的第一底部220b的间距，因此可减少接线因碰触第一凹口220边缘而短路或断线的机率。
图4中的晶片封装体的结构类似于图3中的晶片封装体的结构，差异在于图4中在下层的第二凹口230的横向宽度宽于上层的第一凹口220，同时，重布线层280b进一步延伸至下层的第二凹口230的第二侧壁230a及第二底部230b，接线440的第一端点440a则自开口340电性接触下层的第二凹口230的第二底部230b上的重布线层280b。另外，上层的第一凹口220贯穿绝缘层140之外，还可延伸至其下方的基底150内，使得第一侧壁220a可邻接于绝缘层140及其下方的部分的基底150。
在本实施例中，接线440的最高部分440c与浅凹槽结构的底部(亦即，第二凹口230的第二底部230b)之间具有一距离H1，且浅凹槽结构具有一深度H2(亦即，第一凹口220的深度D1加上第二凹口230的深度D2)。封装层460于感测区或元件区200的覆盖厚度H3决定于接线440的最高部分440c与浅凹槽结构的底部之间的距离H1与浅凹槽结构的深度H2的差值(H1-H2)。
在本实施例中，利用第二凹口230进一步延伸至基底150内，因此能够进一步降低接线440的最高高度，但较不影响基底的结构强度，且可避免直接以第一凹口220向下延伸所致的过度蚀刻而造成绝缘层140与基底150介面的底切现象。
在其他实施例中，接线440以第二端点440b为起点焊接至重布线层280b上形成第一端点440a。
图5中的晶片封装体的结构类似于图4中的晶片封装体的结构，差异在于图5中的第二凹口230的深度大于图4中的第二凹口230的深度，且接线440的最高部分440c低于晶片100的上表面100a，例如接线440的最高部分440c与浅凹槽结构的底部(亦即，第二凹口230的第二底部230b)之间的距离H1小于浅凹槽结构的深度H2。如此一来，可大幅降低封装层460于感测区或元件区200的覆盖厚度，进而更加提升感测区的敏感度。
以下配合图2A至2G说明本发明一实施例的晶片封装体的制造方法，其中图2A至2G绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
请参照图2A，提供一具有多个晶片区120的晶圆，晶片区120定义出多个晶片100，每个晶片100具有一上表面100a及一下表面100b。在一实施例中，晶片包括邻近于下表面100b的基底150及邻近于上表面100a的绝缘层140，一般而言，绝缘层140可由层间介电层(ILD)、金属间介电层(IMD)及覆盖的钝化层(passivation)组成。在本实施例中，绝缘层140可包括无机材料例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。在本实施例中，基底150可包括硅或其他半导体材料。
在本实施例中，晶片100包括一感测区或元件区200，其可邻近于上表面100a。在一实施例中，感测区或元件区200用以感测电容。举例来说，晶片100可为射频/电容式指纹辨识晶片。感测区或元件区200内包括一感测阵列(如图6所示)，感测阵列包括多个感测单元170，位于绝缘层140内且与信号接垫区160电性连接。在本实施例中，第一开口190位于绝缘层140内，并暴露出对应的感测单元170。
在本实施例中，每一晶片100内还包括一个或一个以上的信号接垫区160，其可邻近于上表面100a且包括多个导电垫。为简化图式，此处仅绘示出单一晶片区120以及位于绝缘层140内的一个导电垫。在一实施例中，导电垫可为单层导电层或具有多层的导电层结构。此处，仅以单层导电层作为范例说明。在本实施例中，绝缘层140内还可包括一个或一个以上的第二开口180，暴露出对应的导电垫。在一实施例中，可通过同一微影及蚀刻制程，在绝缘层140内同时形成第一开口190及第二开口180。再者，第一开口190的深度可相同于第二开口180的深度。
请参照图2B，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片100内形成一浅凹槽结构，例如于绝缘层140内形成一第一凹口220，其沿着切割道(未绘示)自上表面100a朝下表面100b延伸，并贯穿绝缘层140而暴露出其下方的基底150，亦即，第一凹口220的深度约等于绝缘层140的厚度或更深一些。在本实施例中，第一凹口220的深度D1不大于15微米。在一实施例中，以蚀刻制程形成的第一凹口220的第一侧壁220a大致上垂直于上表面100a。举例来说，第一凹口220的第一侧壁220a与上表面100a之间的夹角可大约为84°至90°的范围。在另一实施例中，以切割制程形成的第一凹口220的第一侧壁220a大致上倾斜于上表面100a。举例来说，第一凹口220的第一侧壁220a与上表面100a之间的夹角可大约为55°至90°的范围。
请参照图2C，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在晶片100的上表面100a上顺应性形成一绝缘层260，其延伸至第一凹口220内、绝缘层140内的第一开口190及第二开口180内。在本实施例中，绝缘层260可包括无机材料例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，去除第一开口190及第二开口180内的绝缘层260，以暴露出部分的感测单元170及信号接垫区160。
请参照图2D，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)，在绝缘层260上形成一导电层，并延伸至第一开口190、第二开口180及第一凹口220内。在一实施例中，上述导电层可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
接着，可通过微影制程及蚀刻制程，图案化上述导电层，以同时形成多个导电延伸部280a及图案化的重布线层280b。导电延伸部280a位于第一开口190内且电性连接对应的感测单元170，并自第一开口190延伸至晶片100的上表面100a上方。
重布线层280b自绝缘层260上顺应性延伸至第二开口180及第一凹口220的第一侧壁220a及第一底部220b上，且可经由第二开口180电性连接暴露出的接垫区160。在一实施例中，重布线层280b未延伸至第一凹口220的第一底部220b的边缘。再者，当基底150包括半导体材料时，重布线层280b可通过绝缘层260与半导体材料电性隔离。
请参照图2E，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在导电延伸部280a、重布线层280b及绝缘层260上顺应性形成一保护层300，其延伸至第一开口190、第二开口180及第一凹口220内。在另一实施例中，重布线层280b或导电延伸部280a可被暴露出来。在本实施例中，保护层300可包括无机材料例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在保护层300内形成一个或一个以上的开口，暴露出重布线层280b的一部分。在本实施例中，开口320及340形成于保护层300内，以分别暴露出第二开口180及第一凹口220内的重布线层280b。
在其他实施例中，保护层300内可仅形成开口340。可以理解的是，保护层300内的开口的数量及位置取决于设计需求而不限定于此。
接着，沿着切割道(未绘示)，对晶圆进行切割制程，以形成多个独立的晶片100。在进行切割制程之后，每一晶片的第一凹口220沿着晶片100的侧壁自上表面100a朝下表面100b延伸。
请参照图2F，可通过一粘着层(例如，粘着胶)360，将一外部元件380贴附于独立的晶片中基底150的下表面100b上。在本实施例中，外部元件380可为电路板、晶片或中介层。以电路板为例，外部元件380内可具有一个或一个以上的接垫区400。相似地，接垫区400可包括多个导电垫，且导电垫可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出一个接垫区400的一个导电垫作为范例说明。
接着，可通过焊接(Wire Bonding)制程，以外部元件380的接垫区400为起始的第二端点440b，形成一接线440，并以第一端点440a电性连接第一凹口220的第一底部220b上的重布线层280b。在本实施例中，接线440具有一最高部分440c，其与第一凹口220的第一底部220b的距离为H1。在本实施例中，接线440可包括金或其他适合的导电材料。
在另一实施例中，如图3所示，其差异在于通过蚀刻或切割制程移除部分基底形成一第二凹口230，其自第一凹口220的第一底部220b朝下表面延伸，第二凹口230具有第二侧壁230a及第二底部230b，其中第二凹口230的第二侧壁230a邻接基底150，且在下层的第二凹口230的横向宽度窄于上层的第一凹口220。在一实施例中，绝缘层260延伸至第二凹口230的第二侧壁230a及第二底部230b。
在本实施例中，接线440的第一端点440a电性接触上层第一凹口220底部上的重布线层280b，因此除能够进一步降低接线440的最高高度外，还由于第二凹口230增加了接线440与第一凹口220的第一底部220b的间距，因此可减少接线因碰触第一凹口220边缘而短路或断线的机率。
又另一实施例中，图4中的晶片封装体的结构类似于图3中的晶片封装体的结构，差异在于通过蚀刻或切割制程使在下层的第二凹口230的横向宽度宽于上层的第一凹口220，同时，重布线层280b进一步延伸至下层的第二凹口230的第二侧壁230a及第二底部230b，但未延伸至第二底部230b的边缘。而接线440的第一端点440a则自开口340电性接触下层的第二凹口230的第二底部230b上的重布线层280b。
在本实施例中，由于第二凹口230进一步延伸至基底150内，因此能够进一步降低接线440的最高高度，但较不影响基底的结构强度，且可避免直接蚀刻上层的第一凹口220而因过度蚀刻造成绝缘层140与基底150介面的底切现象。
又另一实施例中，图5中的晶片封装体的结构类似于图4中的晶片封装体的结构，差异在于图5中的第二凹口230的深度大于图4中的第二凹口230的深度，且接线440的最高部分440c低于晶片100的上表面100a，例如接线440的最高部分440c与浅凹槽结构的底部(亦即，第二凹口230的第二底部230b)之间的距离H1小于浅凹槽结构的深度H2。
请参照图2G，可通过模塑成型(molding)制程或其他适合的制程，在晶片100的上表面100a上形成一封装层460，其可选择性覆盖第一凹口220、第二凹口230(如第2及3图所示)、外部元件380及接线440或还可延伸至晶片100的上表面100a，于感测区或元件区200上方形成一扁平化接触表面。
接着，可通过沉积制程(例如，涂布制程或其他适合的制程)，在封装层460上形成一装饰层480，其可依据设计需求而具有色彩，以显示具有感测功能的区域。接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在装饰层480上形成一保护层(例如，蓝宝石基底或硬塑胶)500，以进一步提供耐磨、防刮及高可靠度的表面。
根据本发明的上述实施例，通过同一制程同时形成第一开口190及第二开口180，且通过同一制程同时形成导电延伸部280a及重布线层280b。电性连接至感测单元170的导电延伸部280a构成感测阵列的一部分，且自第一开口190延伸至晶片100的上表面100a上方，使得感测阵列与其上方的扁平化接触表面之间的距离可通过导电延伸部280a而缩短，因此能够提升感测阵列的敏感度，而无需增加额外的制程步骤及制造成本。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (27)

1.一种晶片封装体，其特征在于，包括：
一晶片，包括：
一感测区或元件区，邻近于该晶片的一上表面；以及
一感测阵列，位于该感测区或元件区内，且包括多个感测单元；
多个第一开口，位于该晶片内，以对应地暴露出所述感测单元；以及
多个导电延伸部，设置于所述第一开口内且电性连接所述感测单元，并自所述第一开口延伸至该晶片的该上表面上方。
2.根据权利要求1所述的晶片封装体，其特征在于，该晶片为一指纹辨识晶片。
3.根据权利要求1所述的晶片封装体，其特征在于，该晶片还包括一信号接垫区，该信号接垫区邻近于该晶片的该上表面，且位于该感测区或元件区外侧，其中该晶片封装体还包括：
一第二开口，位于该晶片内，以暴露出该信号接垫区；
一浅凹槽结构，位于该信号接垫区外侧，并自该晶片的该上表面朝该晶片的一下表面延伸；以及
一重布线层，经由该第二开口与该信号接垫区电性连接，并延伸至该浅凹槽结构内。
4.根据权利要求3所述的晶片封装体，其特征在于，该重布线层与所述导电延伸部由同一材料层所构成。
5.根据权利要求3所述的晶片封装体，其特征在于，还包括一接线，该接线具有一第一端点及一第二端点，其中该第一端点于该浅凹槽结构内电性连接该重布线层，且该第二端点用于外部电性连接。
6.根据权利要求5所述的晶片封装体，其特征在于，该接线的一最高部分低于该晶片的该上表面。
7.根据权利要求5所述的晶片封装体，其特征在于，该接线的该第一端点及该第二端点低于该晶片的该上表面，而该接线的一最高部分突出于该晶片的该上表面。
8.根据权利要求7所述的晶片封装体，其特征在于，还包括一封装层，该封装层覆盖该接线及该上表面，于该感测区或元件区上方形成一扁平化接触表面，其中该封装层于该感测区或元件区上的覆盖厚度决定于该接线的该最高部分与该浅凹槽结构的底部之间的距离与该浅凹槽结构的深度的差值。
9.根据权利要求3所述的晶片封装体，其特征在于，该浅凹槽结构至少具有一第一凹口及一第二凹口，且该第二凹口位于该第一凹口下方，且其中该重布线层延伸至该第一凹口的一第一侧壁及一第一底部。
10.根据权利要求9所述的晶片封装体，其特征在于，该第二凹口自该第一凹口的该第一底部朝该晶片的该下表面延伸。
11.根据权利要求9所述的晶片封装体，其特征在于，该重布线层还延伸至该第二凹口的一第二侧壁及一第二底部。
12.根据权利要求9所述的晶片封装体，其特征在于，该晶片包括一基底及一绝缘层，其中该第一凹口的该第一侧壁邻接该绝缘层及部分的该基底，且该第二凹口的一第二侧壁邻接该基底。
13.一种晶片封装体的制造方法，其特征在于，包括：
提供一晶片，该晶片包括：
一感测区或元件区，邻近于该晶片的一上表面；以及
一感测阵列，位于该感测区或元件区内，且包括多个感测单元；
在该晶片内形成多个第一开口，所述第一开口对应地暴露出所述感测单元；以及
在所述第一开口内形成多个导电延伸部，所述导电延伸部电性连接所述感测单元，并自所述第一开口延伸至该晶片的该上表面上方。
14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，该晶片为一指纹辨识晶片。
15.根据权利要求13所述的晶片封装体的制造方法，其特征在于，该晶片还包括一信号接垫区，该信号接垫区邻近于该晶片的该上表面，且位于该感测区或元件区外侧，其中形成所述第一开口的步骤还包括在该晶片内形成一第二开口，该第二开口暴露出该信号接垫区。
16.根据权利要求15所述的晶片封装体的制造方法，其特征在于，形成所述导电延伸部的步骤包括：
在该晶片的该上表面上方形成一导电层，并延伸至所述第一开口内；以及
图案化该导电层，以形成所述导电延伸部。
17.根据权利要求16所述的晶片封装体的制造方法，其特征在于，还包括在形成该导电层之前，在该晶片内形成一浅凹槽结构，该浅凹槽结构位于该信号接垫区外侧，并自该晶片的该上表面朝该晶片的一下表面延伸，其中该导电层还延伸至该第二开口及该浅凹槽结构内。
18.根据权利要求17所述的晶片封装体的制造方法，其特征在于，图案化该导电层的步骤还包括形成一重布线层，该重布线层经由该第二开口与该信号接垫区电性连接，并延伸至该浅凹槽结构内。
19.根据权利要求18所述的晶片封装体的制造方法，其特征在于，还包括焊接一接线至该晶片，其中该接线的一第一端点于该浅凹槽结构内电性连接该重布线层，且该接线的一第二端点用于外部电性连接。
20.根据权利要求19所述的晶片封装体的制造方法，其特征在于，该接线的该第二端点为焊接的起始点。
21.根据权利要求19所述的晶片封装体的制造方法，其特征在于，该接线的一最高部分低于该晶片的该上表面。
22.根据权利要求19所述的晶片封装体的制造方法，其特征在于，该接线的该第一端点及该第二端点低于该晶片的该上表面，而该接线的一最高部分突出于该晶片的该上表面。
23.根据权利要求22所述的晶片封装体的制造方法，其特征在于，还包括通过一封装层覆盖该接线及该上表面，以于该感测区或元件区上方形成一扁平化接触表面，其中该封装层于该感测区或元件区上的覆盖厚度决定于该接线的该最高部分与该浅凹槽结构的底部之间的距离与该浅凹槽结构的深度的差值。
24.根据权利要求18所述的晶片封装体的制造方法，其特征在于，该浅凹槽结构至少具有一第一凹口及一第二凹口，且该第二凹口位于该第一凹口下方，且其中该重布线层延伸至该第一凹口的一第一侧壁及一第一底部。
25.根据权利要求24所述的晶片封装体的制造方法，其特征在于，该第二凹口自该第一凹口的该第一底部朝该晶片的该下表面延伸。
26.根据权利要求24所述的晶片封装体的制造方法，其特征在于，该重布线层还延伸至该第二凹口的一第二侧壁及一第二底部。
27.根据权利要求24所述的晶片封装体的制造方法，其特征在于，该晶片包括一基底及一绝缘层，其中该第一凹口的该第一侧壁邻接该绝缘层及部分的该基底，且该第二凹口的一第二侧壁邻接该基底。
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