CN104347538B - 晶片堆叠封装体及其制造方法 - Google Patents

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Abstract

本发明揭露一种晶片堆叠封装体及其制造方法，该晶片堆叠封装体包括：一装置基底，其具有一上表面、一下表面及一侧壁，装置基底包括邻近于上表面的一感测区或元件区及一信号接垫区、以及一浅凹槽结构沿着装置基底的侧壁自上表面朝下表面延伸；一重布线层电性连接信号接垫区且延伸至浅凹槽结构内；一第一基底设置于装置基底的下表面下方且位于装置基底与一第二基底之间；一接线的第一端点设置于浅凹槽结构内且电性连接重布线层，而第二端点与第一基底及/或第二基底电性连接。本发明能够提升的晶片堆叠封装体的感测区或元件区的敏感度，并缩小晶片堆叠封装体的尺寸，还可提升晶片堆叠封装体的品质。

Description

晶片堆叠封装体及其制造方法
技术领域
本发明有关于一种晶片封装技术，特别为有关于一种晶片堆叠封装体及其制造方法。
背景技术
晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
传统具有感测功能的晶片封装体，如图1所揭示的指纹辨识晶片封装体，包括设置于印刷电路板510上的指纹辨识晶片520。通过多条接线530将指纹辨识晶片520的信号接垫区电性连接至印刷电路板510。封装层540覆盖指纹辨识晶片520及接线530。由于需通过封装层540保护突出于指纹辨识晶片520的上表面的接线530，因此封装层540的厚度受限于接线530的高度。为了避免因封装层540太厚而影响位于指纹辨识晶片520中央的感测区523的敏感度，封装层540仅覆盖指纹辨识晶片520的周围而暴露出感测区523。如此一来，晶片封装体无法于指纹辨识晶片520上形成平坦表面，且无法进一步缩小晶片堆叠封装体的尺寸。另外，由于接线530邻近于指纹辨识晶片520的边缘，因此容易于焊接过程中因碰触晶片边缘而造成短路或断线，致使良率下降。
因此，有必要寻求一种新颖的晶片封装体及其制造方法，以降低封装层的厚度，进而提升晶片封装体的感测灵敏度，并提供一种具有扁平化接触表面及较小尺寸的晶片封装体。
发明内容
本发明实施例提供一种晶片堆叠封装体，包括：一装置基底，其具有一第一上表面、一第一下表面及一侧壁，装置基底包括一浅凹槽结构以及邻近于第一上表面的一感测区或元件区及一信号接垫区，浅凹槽结构沿着装置基底的侧壁自第一上表面朝第一下表面延伸；一重布线层电性连接信号接垫区且延伸至浅凹槽结构内；一第一基底及一第二基底设置于第一下表面下方，其中第一基底位于装置基底与第二基底之间；一接线具有一第一端点及一第二端点，其中第一端点设置于浅凹槽结构内且电性连接重布线层，且第二端点与第一基底及/或第二基底电性连接。
本发明实施例提供另一种晶片堆叠封装体，包括：一上基底，其具有一第一上表面、一第一下表面及一第一侧壁，上基底包括一第一浅凹槽结构以及一第一信号接垫区，第一浅凹槽结构沿着上基底的第一侧壁自第一上表面朝第一下表面延伸；一下基底具有一第二上表面、一第二下表面及一第二侧壁。下基底包括一第二浅凹槽结构以及一第二信号接垫区，第二浅凹槽结构沿着下基底的第二侧壁自第二上表面朝第二下表面延伸；一第一重布线层电性连接第一信号接垫区且延伸至第一浅凹槽结构内，一第二重布线层电性连接第二信号接垫区且延伸至第二浅凹槽结构内；一第一接线设置于第一浅凹槽结构内，且电性连接第一重布线层以及下基底或一电路板；一第二接线设置于第二浅凹槽结构内，且电性连接第二重布线层以及上基底或电路板。
本发明实施例提供一种晶片堆叠封装体的制造方法，包括：提供一装置基底，装置基底具有一第一上表面、一第一下表面及一侧壁，装置基底包括一浅凹槽结构以及邻近于第一上表面的一感测区或元件区及一信号接垫区，浅凹槽结构沿着装置基底的侧壁自第一上表面朝第一下表面延伸，且至少具有一第一凹口及一第二凹口，第二凹口位于第一凹口下方；形成一重布线层，重布线层延伸至浅凹槽结构内，并电性连接信号接垫区；于第一下表面下方提供一第一基底及一第二基底，其中第一基底位于装置基底与第二基底之间；形成一接线，接线具有一第一端点及一第二端点，其中第一端点设置于浅凹槽结构内且电性连接重布线层，且第二端点设置于第一基底或第二基底上，并与其电性连接；通过一封装层覆盖接线、第一上表面、第一基底及第二基底，以形成一扁平化接触表面。
本发明能够提升的晶片堆叠封装体的感测区或元件区的敏感度，并缩小晶片堆叠封装体的尺寸，还可提升晶片堆叠封装体的品质。
附图说明
图1绘示出传统晶片封装体的剖面示意图。
图2A至2B、2C-1、2D至2F绘示出根据本发明一实施例的晶片堆叠封装体的制造方法的剖面示意图。
图2C-2及图2C-3绘示出根据本发明各种实施例的晶片封装体的剖面示意图。
图3及图4绘示出根据本发明各种实施例的晶片堆叠封装体的剖面示意图。
图5及图6绘示出根据本发明各种实施例的晶片堆叠封装体的局部平面示意图。
其中，附图中符号的简单说明如下：
100 装置基底/上基底；
100a 第一上表面；
100b 第一下表面；
120 晶片区；
140、140’、260、260’ 绝缘层；
150、150’ 基底；
160、160’ 信号接垫区；
180、180’、320、320’、340、340’ 开口；
200 感测区或元件区；
220、220’ 第一凹口；
220a、220a’ 第一侧壁；
220b、220b’ 第一底部；
230、230’ 第二凹口；
230a、230a’ 第二侧壁；
230b、230b’ 第二底部；
240、240’ 第三凹口；
240a、240a’ 第三侧壁；
240b、240b’ 第三底部；
280、280’、281、282、283 重布线层；
300、300’ 保护层；
360、580 粘着层；
380 第二基底；
400、400’、400” 导电垫；
440、450、451、452、453 接线；
440a、450a、451a、452a、453a 第一端点；
440b、450b、451b、452b、453b 第二端点；
440c、450c 最高部分；
460、540 封装层；
510 印刷电路板；
520 指纹辨识晶片；
523 感测区；
600 第一基底/下基底；
600a 第二上表面；
600b 第二下表面；
D1、D2、D3 深度；
H1 厚度；
H2 距离。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装感测晶片，例如指纹辨识器等生物辨识晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital oranalog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scalepackage，WSP)的部分或全部制程对影像感测元件、发光二极管(light-emitting diodes，LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wavedevices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)的晶片封装体。
请参照图2F，其绘示出根据本发明一实施例的晶片堆叠封装体的剖面示意图。为了简化图式，此处仅绘示出一部分的晶片堆叠封装体。在本实施例中，晶片堆叠封装体包括一装置基底/上基底100、一重布线层(redistribution layer，RDL)280、一第一基底600、一第二基底380及一接线(wire)440。装置基底100具有一第一上表面100a及一第一下表面100b。在一实施例中，装置基底100包括邻近于第一上表面100a的一绝缘层140以及邻近于第一下表面100b的一下层基底150，一般而言，绝缘层140可由层间介电层(interlayerdielectric，ILD)、金属间介电层(inter-metal dielectric，IMD)及覆盖的钝化层(passivation)组成。在本实施例中，绝缘层140可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。在本实施例中，下层基底150可包括硅或其他半导体材料。
在本实施例中，装置基底100包括一信号接垫区160以及一感测区或元件区200，其可邻近于第一上表面100a。在一实施例中，信号接垫区160包括多个导电垫，可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出绝缘层140内的一个导电垫作为范例说明。在本实施例中，绝缘层140内可包括一个或一个以上的开口180，暴露出对应的导电垫。
在一实施例中，装置基底100的装置区或感测区200内包括一感测元件，其可用以感测生物特征，亦即装置基底100是一生物感测晶片(例如，指纹辨识晶片)。在另一实施例中，装置基底100用以感测环境特征，例如装置基底100可包括一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件或其他适合的感测元件。又一实施例中，装置基底100可包括一影像感测元件。在一实施例中，装置基底100内的感测元件可通过绝缘层140内的内连线结构(未绘示)与信号接垫区160电性连接。
在本实施例中，装置基底100还包括一浅凹槽结构，其由一第一凹口220、一第二凹口230及一第三凹口240所组成。第一凹口220沿着装置基底100的侧壁自第一上表面100a朝第一下表面100b延伸，以暴露出下层基底150。第一凹口220包括一第一侧壁220a及一第一底部220b。在一实施例中，第一凹口220的第一侧壁220a邻接绝缘层140(即，第一侧壁220a为绝缘层140的一边缘)。在其他实施例中，第一侧壁220a可进一步延伸至下层基底150内。在本实施例中，第一凹口220的深度D1不大于15微米。在一实施例中，第一侧壁220a可大致上垂直于第一上表面100a，举例来说，第一凹口220的第一侧壁220a与第一上表面100a之间的夹角可大约为84°至90°的范围。在其他实施例中，第一侧壁220a可大致上倾斜于第一上表面100a，举例来说，第一凹口220的第一侧壁220a与第一上表面100a之间的夹角可大约为55°至90°的范围。
第二凹口230沿着装置基底100的侧壁自第一凹口220的第一底部220b朝第一下表面100b延伸，且包括一第二侧壁230a及一第二底部230b。在一实施例中，第二侧壁230a可大致上垂直于第一上表面100a。在其他实施例中，第二侧壁230a可大致上倾斜于第一上表面100a。在一实施例中，第二凹口230的第二侧壁230a邻接基底150。在一实施例中，第二凹口230的深度D2(标示于图2B中)小于第一凹口220的深度D1。在一实施例中，第二底部230b的宽度小于第一底部220b的宽度。
第三凹口240沿着装置基底100的侧壁自第二凹口230的第二底部230b朝第一下表面100b延伸，且包括一第三侧壁240a及一第三底部240b。在一实施例中，第三侧壁240a可大致上垂直于第一上表面100a。在其他实施例中，第三侧壁240a可大致上倾斜于第一上表面100a。在一实施例中，第三凹口240的深度D3(标示于图2B中)等于第二凹口230的深度D2。在其他实施例中，深度D3可小于或大于深度D2。在一实施例中，第三底部240b的宽度等于第二底部230b的宽度。在其他实施例中，第三底部240b的宽度可小于或大于第二底部230b的宽度。
在一实施例中，可选择设置一绝缘层260以顺应性设置于装置基底100的第一上表面100a上。绝缘层260经由第一凹口220及第二凹口230而延伸至第三侧壁240a及第三底部240b，并暴露出部分的信号接垫区160。在本实施例中，绝缘层260可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
一图案化的重布线层280顺应性设置于绝缘层260上。重布线层280延伸至开口180内及第一凹口220的第一侧壁220a及第一底部220b上。重布线层280可经由开口180电性连接至信号接垫区160。在其他实施例中，重布线层280可进一步延伸至第二底部230b或第三底部240b上。在一实施例中，当基底150包括半导体材料时，重布线层280可通过绝缘层260与半导体材料电性绝缘。在一实施例中，重布线层280可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
一保护(protection)层300顺应性设置于重布线层280及绝缘层260上，且延伸至第一凹口220、第二凹口230及第三凹口240内。保护层300内包括一个或一个以上的开口，暴露出重布线层280的一部分。在本实施例中，保护层300内包括开口320及340，分别暴露出信号接垫区160上及第一凹口220内的重布线层280。在另一实施例中，保护层300内可仅包括开口340，例如信号接垫区160上的重布线层280被保护层300完全覆盖。在其他实施例中，保护层300内可包括多个开口340，分别暴露出第一凹口220、第二凹口230及第三凹口240内的重布线层280一部分。在本实施例中，保护层300可包括无机材料，例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
第一基底/下基底600具有一第二上表面600a及一第二下表面600b，且通过一粘着层(例如，粘着胶(glue))580贴附于装置基底100的第一下表面100b上。在一实施例中，第一基底600为晶片(例如，处理器)或中介层(interposer)。再者，第一基底600的尺寸大于装置基底100的尺寸。在一实施例中，第一基底600的结构相同于装置基底100的结构，举例来说，第一基底600包括邻近于第二上表面600a的一绝缘层140’以及邻近于第二下表面600b的一下层基底150’。再者，第一基底600还包括一信号接垫区160’，其可邻近于第二上表面600a，以及一浅凹槽结构，其沿着第一基底600的侧壁自第二上表面600a朝第二下表面600b延伸。浅凹槽结构由一第一凹口220’、一第二凹口230’及一第三凹口240’所组成。在其他实施例中，第一基底600的结构可不同于装置基底100的结构。
另外，当第一基底600的结构相同于装置基底100的结构时，一绝缘层260’、一重布线层280’及一保护层300’依序设置于第二上表面600a上，且位于第一基底600与装置基底100之间。位于第一基底600上或内的部件140’、150’、160’、180’、220’、220a’、220b’、230’、230a’、230b’、240’、240a’、240b’、260’、280’、300’、320’、340’分别相同于位于装置基底100上或内的部件140、150、160、180、220、220a、220b、230、230a、230b、240、240a、240b、260、280、300、320、340，此处省略其说明。
第二基底380通过一粘着层(例如，粘着胶(glue))360贴附于第二下表面600b上。在本实施例中，第二基底380可为晶片、中介层或电路板。以电路板为例，电路板可具有一个或一个以上的导电垫400邻近于其上表面。类似地，在一实施例中，导电垫400可为单层导电层或具有多层的导电层结构。为简化图式，此处仅绘示出由单层导电层所构成的两个导电垫400作为范例说明。
接线440具有一第一端点440a及一第二端点440b。第一端点440a设置于装置基底100的浅凹槽结构内，且通过开口340而电性连接延伸至第一底部220b的重布线层280。第二端点440b设置于第二基底380的其中一个导电垫400上，并与其电性连接。在一实施例中，接线440的一最高部分440c突出于第一上表面100a。在其他实施例中，接线440的最高部分440c可低于第一上表面100a。在本实施例中，接线440的第二端点440b为焊接的起始点。再者，接线440可包括金或其他适合的导电材料。
在另一实施例中，当装置基底100上的重布线层280延伸至第二底部230b，且保护层300内的开口340位于第二凹口230内时，第一端点440a可设置于装置基底100的第二凹口230内，且通过开口340电性连接延伸至第二底部230b的重布线层280。在其他实施例中，当装置基底100上的重布线层280延伸至第三底部240b，且保护层300内的开口340位于第二凹口230或第三凹口240内时，第一端点440a可设置于装置基底100的第二凹口230或第三凹口240内，此时第二凹口230或第三凹口240的深度可大于第一凹口220的深度，且第二底部230b或第三底部240b的横向宽度可大于第一底部220b的横向宽度。
在本实施例中，晶片堆叠封装体还包括一接线450，其具有一第一端点450a及一第二端点450b。第一端点450a设置于第一基底600的浅凹槽结构内，且通过开口340’而电性连接延伸至第一底部220b’的重布线层280’。第二端点450b设置于第二基底380的另一个导电垫400上，并与其电性连接。在一实施例中，接线450的一最高部分450c突出于第一上表面100a。在其他实施例中，接线450的最高部分450c可低于第一上表面100a。在本实施例中，接线450的第二端点450b为焊接的起始点。再者，接线450可包括金或其他适合的导电材料。类似于接线440的第二端点440b，在其他实施例中，接线450的第二端点450b可设置于第一基底600的第二凹口230’或第三凹口240’内。
一封装层(encapsulant)460可选择性(optionally)覆盖接线440及450、第一基底600及第二基底380或进一步延伸至第一上表面100a上，以于感测区或元件区200上方形成一扁平化接触表面。在本实施例中，封装层460可由形塑材料(molding material)或密封材料(sealing material)所构成。
在一实施例中，当接线440的最高部分440c突出于第一上表面100a时，封装层460于感测区或元件区200的覆盖厚度H1决定于接线440的最高部分440c与第一凹口220的第一底部220b之间的距离H2与第一凹口220的深度D1的差值(即，H2-D1)。因此通过调整第一凹口220的深度D1，可以降低封装层460于感测区或元件区200的覆盖厚度H1，使得感测区或元件区200的敏感度可提升。
在一实施例中，可另外设置一装饰层(未绘示)于封装层460上，且可依据设计需求而具有色彩，以显示具有感测功能的区域。一保护层(未绘示，例如蓝宝石基底或硬塑胶(hard rubber))可另外设置于装饰层上，以进一步提供耐磨、防刮及高可靠度的表面，进而避免在使用晶片堆叠封装体的感测功能的过程中感测装置受到污染或破坏。
请参照图3及图4，其绘示出根据本发明各种实施例的晶片堆叠封装体的剖面示意图，其中相同于图2F中的部件使用相同的标号并省略其说明。为了简化图式，此处仅绘示出一部分的晶片堆叠封装体。图3中的晶片堆叠封装体的结构类似于图2F中的晶片堆叠封装体的结构，差异在于图3中装置基底100内的第二底部230b的宽度大于装置基底100内的第一底部220b的宽度。同时，重布线层280进一步延伸至装置基底100内的第二侧壁230a及第二底部230b，开口340位于装置基底100内的第二凹口230中，且接线440的第一端点440a形成于延伸至第二底部230b的重布线层280，并通过开口340与其电性连接。如此一来，接线440的最高部分440c可低于第一上表面100a。
图4中的晶片堆叠封装体的结构类似于图3中的晶片堆叠封装体的结构，差异在于图4中装置基底100内的第一凹口220进一步延伸至基底150内，使得接线440的最高部分440c可低于第一上表面100a。再者，接线440的第二端点440b设置于第一基底600内的浅凹槽结构内，举例来说，第二端点440b设置于延伸至第一基底600内的第一底部220b’的重布线层280’，并通过开口340’与其电性连接。另外，第一基底600上的重布线层280’进一步延伸至第二侧壁230a’及第二底部230b’，且第一基底600上的保护层300’还包括暴露出重布线层280’的另一开口340’。接线450的第一端点450a设置于延伸至第一基底600内的第二底部230b’的重布线层280’，并通过开口340’与其电性连接。
请参照图5及图6，其绘示出根据本发明各种实施例的晶片堆叠封装体的局部平面示意图，其中相同于图2F、图3及图4中的部件使用相同的标号并省略其说明。类似于图2F、图3及图4中的晶片堆叠封装体，图5及图6中的晶片堆叠封装体包括一装置基底、一第一基底600及一第二基底380，垂直堆叠于一封装层内。为简化图式，图5及图6中未绘示出第一基底600上的装置基底及封装层。
如图5所示，第一凹口220’、第二凹口230’及第三凹口240’横向地沿着第一基底600的一边缘延伸。重布线层281、282及283设置于第一基底600的上表面，且电性连接第一基底600中对应的信号接垫区160’，并分别延伸至第一凹口220’、第二凹口230’及第三凹口240。为了清楚显示晶片堆叠封装体内的部件的相对位置，用虚线表示信号接垫区160’及重布线层281、282及283的轮廓。
保护层300’覆盖第一基底600，且包括多个开口340’分别暴露出第一凹口220’内的重布线层281的一部分、第二凹口230’内的重布线层282的一部分以及第三凹口240’内的重布线层283的一部分。重布线层281、282及283分别通过接线451、452及453电性连接第二基底380的导电垫400、400’及400”。举例来说，接线451的第一端点451a设置于第一凹口220’内的重布线层281上并通过开口340’与其电性连接，且接线451的第二端点451b设置于导电垫400上并与其电性连接。接线452的第一端点452a设置于第二凹口230’内的重布线层282上并通过开口340’与其电性连接，且接线452的第二端点452b设置于导电垫400’上并与其电性连接。接线453的第一端点453a设置于第三凹口240’内的重布线层283上并通过开口340’与其电性连接，且接线453的第二端点453b设置于导电垫400”上并与其电性连接。在本实施例中，第二端点451b、452b及453b为焊接的起始点。
图6中的晶片堆叠封装体的结构类似于图5中的晶片堆叠封装体的结构，差异在于图6中所有的重布线层281、282及283皆延伸至第三凹口240’。再者，第二凹口230’内的保护层300’包括两个开口340’，分别暴露出重布线层281及282的一部分，且第三凹口240’内的保护层300’包括三个开口340’，分别暴露出重布线层281、282及283的一部分。
在一实施例中，第一凹口220’、第二凹口230’及第三凹口240’内的重布线层281所暴露出的部分通过三个接线451电性连接至同一导电垫400。第二凹口230’内的重布线层282所暴露出的部分通过接线452电性连接至对应的导电垫400’。再者，第三凹口240’内的重布线层282及283所暴露出的部分分别通过接线452及453电性连接至同一导电垫400”。
另外，虽然未绘示于图式中，可以理解的是，只要重布线层电性连接至导电垫，重布线层、保护层内的开口及接线皆可具有其他的配置方式。再者，图5及图6中第一基底与第二基底之间的接线配置方式也可应用于装置基底与第一基底之间或装置基底与第二基底之间。
根据本发明的上述实施例，由于装置基底100包括浅凹槽结构，且接线440的第一端点440a设置于其中，可缩短接线440的最高部分440c与第一上表面100a之间的距离，因此能够降低封装层460覆盖感测区或元件区200的厚度H1。再者，可通过将接线440的最高部分440c调整为低于第一上表面100a，进一步降低厚度H1。如此一来，可提升感测区或元件区200的敏感度及晶片堆叠封装体的品质。再者，晶片堆叠封装体的尺寸也可进一步缩小，且能够在感测区或元件区200上方形成扁平化接触表面。
以下配合图2A至图2F说明本发明一实施例的晶片堆叠封装体的制造方法，其中图2A至2B、2C-1、2D至2F绘示出根据本发明一实施例的晶片堆叠封装体的制造方法的剖面示意图，且图2C-2及图2C-3绘示出根据本发明各种实施例的晶片封装体的剖面示意图。
请参照图2A，提供具有多个晶片区120的一装置基底100(例如，晶圆)。为简化图式，此处仅绘示出单一晶片区120的一部分。装置基底/上基底100具有一第一上表面100a及一第一下表面100b。在一实施例中，装置基底100包括邻近于第一上表面100a的一绝缘层140以及邻近于第一下表面100b的一下层基底150，一般而言，绝缘层140可由层间介电层(ILD)、金属间介电层(IMD)及覆盖的钝化层组成。在本实施例中，绝缘层140可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。在本实施例中，下层基底150可包括硅或其他半导体材料。
在本实施例中，每一晶片区120内的装置基底100包括一信号接垫区160以及一感测区或元件区200，其可邻近于第一上表面100a。在一实施例中，信号接垫区160包括多个导电垫，可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出绝缘层140内的一个导电垫作为范例说明。在本实施例中，绝缘层140内可包括一个或一个以上的开口180，暴露出对应的导电垫。
在本实施例中，装置基底100的装置区或感测区200内包括一感测元件，其可用以感测生物特征，亦即装置基底100是一生物感测晶片(例如，指纹辨识晶片)。在另一实施例中，装置基底100用以感测环境特征，例如装置基底100可包括一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件或其他适合的感测元件。又一实施例中，装置基底100可包括一影像感测元件。在一实施例中，装置基底100内的感测元件可通过绝缘层140内的内连线结构(未绘示)与信号接垫区160电性连接。
请参照图2B，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)或切割制程，在每一晶片区120内的装置基底100内形成一浅凹槽结构。在一实施例中，通过多次微影及蚀刻制程或切割制程形成浅凹槽结构，其由一第一凹口220、一第二凹口230及一第三凹口240所组成。第一凹口220沿着晶片区120之间的切割道(未绘示)自第一上表面100a朝第一下表面100b延伸，并穿过绝缘层140，以暴露出下层基底150。第一凹口220包括一第一侧壁220a及一第一底部220b。在一实施例中，第一凹口220的第一侧壁220a邻接绝缘层140(即，第一侧壁220a为绝缘层140的一边缘)。在其他实施例中，第一侧壁220a可进一步延伸至下层基底150内。在本实施例中，第一凹口220的深度D1不大于15微米。在一实施例中，当第一凹口220通过蚀刻绝缘层140所形成时，第一侧壁220a可大致上垂直于第一上表面100a，举例来说，第一凹口220的第一侧壁220a与第一上表面100a之间的夹角可大约为84°至90°的范围。在其他实施例中，当第一凹口220通过切割绝缘层140所形成时，第一侧壁220a可大致上倾斜于第一上表面100a，举例来说，第一凹口220的第一侧壁220a与第一上表面100a之间的夹角可大约为55°至90°的范围。
第二凹口230沿着晶片区120之间的切割道(未绘示)自第一凹口220的第一底部220b朝第一下表面100b延伸，且包括一第二侧壁230a及一第二底部230b。在一实施例中，第二侧壁230a可大致上垂直于第一上表面100a。在其他实施例中，第二侧壁230a可大致上倾斜于第一上表面100a。在一实施例中，第二凹口230的第二侧壁230a邻接基底150。在一实施例中，第二凹口230的深度D2小于第一凹口220的深度D1。在一实施例中，第二底部230b的宽度小于第一底部220b的宽度。
第三凹口240沿着晶片区120之间的切割道(未绘示)自第二凹口230的第二底部230b朝第一下表面100b延伸，且包括一第三侧壁240a及一第三底部240b。在一实施例中，第三侧壁240a可大致上垂直于第一上表面100a。在其他实施例中，第三侧壁240a可大致上倾斜于第一上表面100a。在一实施例中，第三凹口240的深度D3等于第二凹口230的深度D2。在其他实施例中，深度D3可小于或大于深度D2。在一实施例中，第三底部240b的宽度等于第二底部230b的宽度。在其他实施例中，第三底部240b的宽度可小于或大于第二底部230b的宽度。
请参照图2C-1，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在装置基底100的第一上表面100a上顺应性形成一绝缘层260。绝缘层260延伸至绝缘层140的开口180内，且经由第一凹口220及第二凹口230而延伸至第三侧壁240a及第三底部240b。在本实施例中，绝缘层260可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合，或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，去除开口180内的绝缘层260，以暴露出部分的信号接垫区160。接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层260上形成一图案化的重布线层280。
重布线层280顺应性延伸至开口180内及第一凹口220的第一侧壁220a及第一底部220b上，且可经由开口180电性连接暴露出的信号接垫区160。在一实施例中，重布线层280未延伸至第一凹口220的第一底部220b的边缘。在其他实施例中，重布线层280可进一步延伸至第二底部230b或第三底部240b上，此时第二凹口230或第三凹口240的深度可大于第一凹口220的深度，且第二底部230b或第三底部240b的横向宽度可大于第一底部220b的横向宽度。在一实施例中，当基底150包括半导体材料时，重布线层280可通过绝缘层260与半导体材料电性绝缘。在一实施例中，重布线层280可包括铜、铝、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
在另一实施例中，如图2C-2所示，当信号接垫区160的导电垫选择性朝向绝缘层140的侧壁延伸，且绝缘层140完全覆盖信号接垫区160的导电垫(即，绝缘层140不具有图2C-1中的开口180)时，可通过切割制程，将信号接垫区160外侧一部分的绝缘层260及绝缘层140去除，以暴露出信号接垫区160的导电垫的侧壁。再者，导电垫的侧壁与绝缘层140的边缘共平面。如此一来，延伸至浅凹槽结构的重布线层280直接接触导电垫暴露出的侧壁。
在其他实施例中，如图2C-3所示，可通过形成第一凹口220的步骤，同时暴露出信号接垫区160的导电垫的侧壁，使得导电垫的侧壁与第一凹口220的第一侧壁220a共平面。在绝缘层260形成于浅凹槽结构内的后，可通过切割制程将延伸至第一侧壁220a的绝缘层260去除，以再次暴露出导电垫的侧壁。如此一来，重布线层280可直接接触导电垫暴露出的侧壁。
在形成重布线层280之后(如图2C-1至图2C-3所示)，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在重布线层280及绝缘层260上顺应性形成一保护层300。此处仅以图2C-1中的结构为例，保护层300延伸至第一凹口220、第二凹口230及第三凹口240内，如图2D所示。在本实施例中，保护层300可包括无机材料例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在保护层300内形成一个或一个以上的开口，暴露出重布线层280的一部分。在本实施例中，开口320及340形成于保护层300内，以分别暴露出信号接垫区160上及第一凹口220内的重布线层280。在另一实施例中，可仅形成开口340于保护层300内。在其他实施例中，保护层300内可包括多个开口340，分别暴露出第一凹口220、第二凹口230及第三凹口240内的重布线层280一部分。可以理解的是，保护层300内的开口的数量及位置取决于设计需求而不限定于此。
接着，沿着晶片区120之间的切割道(未绘示)，对装置基底100进行切割制程，以形成多个独立的晶片。在进行切割制程之后，每一晶片的装置基底100内的第一凹口220沿着装置基底100的侧壁自第一上表面100a朝第一下表面100b延伸。再者，第二凹口230沿着装置基底100的侧壁自第一凹口220的第一底部220b朝第一下表面100b延伸，且第三凹口240沿着装置基底100的侧壁自第二凹口230的第二底部230b朝第一下表面100b延伸。
请参照图2E，提供一第一基底/下基底600及一第二基底380。可通过一粘着层(例如，粘着胶)360，将一第一基底600贴附于第二基底380的上表面上。在本实施例中，第一基底600为晶片(例如，处理器)或中介层。在一实施例中，第一基底600的结构相同于装置基底100的结构，且第一基底600的制造方法可相同或类似于上述装置基底100的制造方法。位于第一基底600上或内的部件140’、150’、160’、180’、220’、220a’、220b’、230’、230a’、230b’、240’、240a’、240b’、260’、280’、300’、320’、340’分别相同于位于装置基底100上或内的部件140、150、160、180、220、220a、220b、230、230a、230b、240、240a、240b、260、280、300、320、340，此处省略其说明。在其他实施例中，第一基底600的结构可不同于装置基底100的结构。
在本实施例中，第二基底380可为晶片、中介层或电路板。以电路板为例，电路板可具有一个或一个以上的导电垫400邻近于其上表面。类似地，在一实施例中，导电垫400可为单层导电层或具有多层的导电层结构。为简化图式，此处仅绘示出由单层导电层所构成的两个导电垫400作为范例说明。
接着，可通过一粘着层(例如，粘着胶)580，将独立的晶片的装置基底100贴附于第一基底600的第一上表面600b。在本实施例中，第一基底600的尺寸大于装置基底100的尺寸，使得装置基底100不会遮蔽第一基底600的浅凹槽结构。
请参照图2F，可通过焊接(Wire Bonding)制程，在第二基底380上形成接线440及450，其分别电性连接至装置基底100及第一基底600。举例来说，接线440的第二端点440b可先形成于第二基底380的其中一个导电垫400上，而接线440的第一端点440a后续形成于延伸至装置基底100的第一底部220b的重布线层280上，并与其电性连接。类似地，接线450的第二端点450b可先形成于第二基底380的另一个导电垫400上，而接线450的第一端点450a后续形成于延伸至第一基底600的第一底部220b’的重布线层280’上，并与其电性连接。在本实施例中，接线440的第二端点440b及/或接线450的第二端点450b为焊接的起始点。再者，接线440及450可包括金或其他适合的导电材料。
在一实施例中，接线440的最高部分440c突出于第一上表面100a。在其他实施例中，接线440的最高部分440c可低于第一上表面100a。在一实施例中，接线450的一最高部分450c突出于第一上表面100a。在其他实施例中，接线450的最高部分450c可低于第一上表面100a。
接着，如图2F所示，可通过模塑成型(molding)制程或其他适合的制程，在装置基底100的第一上表面100a上形成一封装层460，其可选择性覆盖接线440及450、第一基底600及第二基底380或进一步延伸至第一上表面100a上，以于感测区或元件区200上方形成一扁平化接触表面。在本实施例中，封装层460可由形塑材料或密封材料所构成。
在一实施例中，当接线440的最高部分440c突出于第一上表面100a时，封装层460于感测区或元件区200的覆盖厚度H1决定于接线440的最高部分440c与第一底部220b之间的距离H2与第一凹口220的深度D1的差值(即，H2-D1)。因此通过调整第一凹口220的深度D1，可以降低封装层460于感测区或元件区200的覆盖厚度H1，使得感测区或元件区200的敏感度可提升。
接着，可通过沉积制程(例如，涂布制程或其他适合的制程)，在封装层460上形成一装饰层(未绘示)，其可依据设计需求而具有色彩，以显示具有感测功能的区域。接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在装饰层480上形成一保护层(未绘示，例如蓝宝石基底或硬塑胶)，以进一步提供耐磨、防刮及高可靠度的表面。
根据本发明的上述实施例，由于接线440的第一端点440a形成于装置基底100的浅凹槽结构内，可降低封装层460覆盖感测区或元件区200的厚度H1，因此能够提升感测区或元件区200的敏感度，并缩小晶片堆叠封装体的尺寸。
再者，由于可通过在装置基底100内形成多个连续的凹口来尽可能降低最高部分440c，而并非仅形成单一凹口且将其直接向下延伸，因此可避免去除过多基底材料，使得装置基底100能够维持足够的结构强度，且防止因过度蚀刻造成绝缘层140与基底150之间的界面出现底切现象。再者，通过形成第二凹口230或是形成第二凹口230及第二凹口240，可增加接线440与第一凹口220的第一底部220b的间距，因此可减少焊接制程期间接线440因碰触第一凹口220的边缘而发生短路或断线的机率。如此一来，可提升晶片堆叠封装体的品质。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (22)

1.一种晶片堆叠封装体，其特征在于，包括：
一装置基底，具有一第一上表面、一第一下表面及一侧壁，其中该装置基底包括一浅凹槽结构以及邻近于该第一上表面的一感测区或元件区及一信号接垫区，且其中该浅凹槽结构沿着该装置基底的该侧壁自该第一上表面朝该第一下表面延伸，其中该浅凹槽结构包括：
一第一凹口，具有一第一侧壁及一第一底部；以及
一第二凹口，位于该第一凹口下方，且具有一第二侧壁及一第二底部，其中该第二凹口自该第一底部朝该第一下表面延伸；
一重布线层，电性连接该信号接垫区且延伸至该浅凹槽结构内，其中该重布线层延伸至该第一侧壁、该第一底部、该第二侧壁及该第二底部；
一第一基底及一第二基底，设置于该第一下表面下方，其中该第一基底位于该装置基底与该第二基底之间，且该第一基底包括一另一浅凹槽结构，该装置基底的该浅凹槽结构与该第一基底的该另一浅凹槽结构呈阶梯状；以及
一接线，具有一第一端点及一第二端点，其中该第一端点设置于该浅凹槽结构内且电性连接该重布线层，且其中该第二端点与该第一基底及/或该第二基底电性连接。
2.根据权利要求1所述的晶片堆叠封装体，其特征在于，该装置基底为一生物辨识晶片。
3.根据权利要求2所述的晶片堆叠封装体，其特征在于，该生物辨识晶片为一指纹辨识晶片。
4.根据权利要求1所述的晶片堆叠封装体，其特征在于，该第一基底为晶片或中介层。
5.根据权利要求1所述的晶片堆叠封装体，其特征在于，该第二基底为晶片、中介层或电路板。
6.根据权利要求1所述的晶片堆叠封装体，其特征在于，该第一底部的横向宽度大于该第二底部，且其中该接线的该第一端点设置于延伸至该第一底部的该重布线层上。
7.根据权利要求1所述的晶片堆叠封装体，其特征在于，该接线的该第一端点设置于延伸至该第二底部的该重布线层上，且其中该第二底部的横向宽度大于该第一底部。
8.根据权利要求1所述的晶片堆叠封装体，其特征在于，该装置基底包括一绝缘层及一下层基底，且其中该第一凹口的该第一侧壁邻接该绝缘层及部分的该下层基底，且该第二凹口的该第二侧壁邻接该装置基底内的该下层基底。
9.根据权利要求1所述的晶片堆叠封装体，其特征在于，该接线的该第二端点为焊接的起始点。
10.根据权利要求1所述的晶片堆叠封装体，其特征在于，该第一基底具有一第二上表面、一第二下表面及一侧壁，且其中该第一基底的该另一浅凹槽结构沿着该第一基底的该侧壁自该第二上表面朝该第二下表面延伸。
11.根据权利要求10所述的晶片堆叠封装体，其特征在于，该接线的该第二端点设置于该另一浅凹槽结构内。
12.根据权利要求10所述的晶片堆叠封装体，其特征在于，还包括一另一接线，该另一接线具有一第一端点及一第二端点，其中该另一接线的该第一端点设置于该另一浅凹槽结构内，且该另一接线的该第二端点设置于该第二基底上。
13.根据权利要求1所述的晶片堆叠封装体，其特征在于，该接线的一最高部分低于该第一上表面。
14.根据权利要求1所述的晶片堆叠封装体，其特征在于，还包括一封装层，该封装层覆盖该接线及该第一上表面，于该感测区或元件区上方形成一扁平化接触表面，其中该接线的一最高部分突出于该第一上表面，且该封装层于该感测区或元件区上的覆盖厚度决定于该接线的该最高部分与该浅凹槽结构的底部之间的距离与该浅凹槽结构的深度的差值。
15.根据权利要求1所述的晶片堆叠封装体，其特征在于，延伸至该浅凹槽结构内的该重布线层接触该信号接垫区的一导电垫的侧壁。
16.一种晶片堆叠封装体，其特征在于，包括：
一上基底，其具有一第一上表面、一第一下表面及一第一侧壁，其中该上基底包括：
一第一信号接垫区，邻近于该第一上表面；以及
一第一浅凹槽结构，沿着该上基底的该第一侧壁自该第一上表面朝该第一下表面延伸；
一下基底，其具有一第二上表面、一第二下表面及一第二侧壁，其中该下基底包括：
一第二信号接垫区，邻近于该第二上表面；以及
一第二浅凹槽结构，沿着该下基底的该第二侧壁自该第二上表面朝该第二下表面延伸，其中该第一浅凹槽结构与该第二浅凹槽结构呈阶梯状；
一第一重布线层，其延伸至该第一浅凹槽结构内，并电性连接该第一信号接垫区；
一第二重布线层，其延伸至该第二浅凹槽结构内，并电性连接该第二信号接垫区，其中该第一浅凹槽结构包括：
一第一凹口，具有一第一凹口侧壁及一第一凹口底部；以及
一第二凹口，位于该第一凹口下方，且具有一第二凹口侧壁及一第二凹口底部，其中该第二凹口自该第一凹口底部朝该第一下表面延伸，且该第一重布线层延伸至该第一凹口侧壁、该第一凹口底部、该第二凹口侧壁及该第二凹口底部，
或者，该第二浅凹槽结构包括：
一第一凹口，具有一第一凹口侧壁及一第一凹口底部；以及
一第二凹口，位于该第一凹口下方，且具有一第二凹口侧壁及一第二凹口底部，其中该第二凹口自该第一凹口底部朝该第二下表面延伸，且该第二重布线层延伸至该第一凹口侧壁、该第一凹口底部、该第二凹口侧壁及该第二凹口底部；
一电路板；
一第一接线，设置于该第一浅凹槽结构内，且电性连接该第一重布线层及该上基底或该电路板；以及
一第二接线，设置于该第二浅凹槽结构内，且电性连接该第二重布线层及该下基底或该电路板。
17.根据权利要求16所述的晶片堆叠封装体，其特征在于，该上基底为一生物辨识晶片。
18.根据权利要求17所述的晶片堆叠封装体，其特征在于，该生物辨识晶片为一指纹辨识晶片。
19.根据权利要求17所述的晶片堆叠封装体，其特征在于，该下基底为晶片或中介层。
20.根据权利要求16所述的晶片堆叠封装体，其特征在于，该上基底及该下基底为相同的。
21.根据权利要求16所述的晶片堆叠封装体，其特征在于，延伸至该第一浅凹槽结构内的该第一重布线层接触该第一信号接垫区的一导电垫的侧壁。
22.一种晶片堆叠封装体的制造方法，其特征在于，包括：
提供一装置基底，该装置基底具有一第一上表面、一第一下表面及一侧壁，其中该装置基底包括：
一感测区或元件区及一信号接垫区，邻近于该第一上表面；以及
一浅凹槽结构，沿着该装置基底的该侧壁自该第一上表面朝该第一下表面延伸，其中该浅凹槽结构至少具有一第一凹口及一第二凹口，该第一凹口具有一第一侧壁及一第一底部，该第二凹口位于该第一凹口下方，且该第二凹口具有一第二侧壁及一第二底部，其中该第二凹口自该第一底部朝该第一下表面延伸；
形成一重布线层，该重布线层延伸至该浅凹槽结构内，并电性连接该信号接垫区，其中该重布线层延伸至该第一侧壁、该第一底部、该第二侧壁及该第二底部；
于该第一下表面下方提供一第一基底及一第二基底，其中该第一基底位于该装置基底与该第二基底之间，且该第一基底包括一另一浅凹槽结构，该装置基底的该浅凹槽结构与该第一基底的该另一浅凹槽结构呈阶梯状；
形成一接线，该接线具有一第一端点及一第二端点，其中该第一端点设置于该浅凹槽结构内且电性连接该重布线层，且其中该第二端点设置于该第一基底或该第二基底上，并与其电性连接；以及
通过一封装层覆盖该接线、该第一上表面、该第一基底及该第二基底，以形成一扁平化接触表面。
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