CN104835793B - 晶片封装体及其制造方法 - Google Patents

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Abstract

本发明提供一种晶片封装体及其制造方法，该晶片封装体包括：一半导体基底；一凹口，位于半导体基底内，其中半导体基底具有至少一间隔部，该至少一间隔部突出于凹口的一底部；以及一导线，设置于半导体基底上，且延伸至凹口内。本发明能够降低与导线电性连接的导电结构的高度，进而有效降低晶片封装体的整体尺寸，且可避免导线发生短路的问题，进而提升晶片封装体的可靠度。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装体及其制造方法，特别为有关于以晶圆级封装制程所形成的晶片封装体。
背景技术
晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
制作晶片封装体的过程包括将在基底上形成与导电垫电性连接的多个导线，以及与导线电性连接的外部导电结构(例如，焊线或焊球)。
然而，形成于基底上的外部导电结构使得晶片封装体的整体尺寸增加，而无法进一步缩小晶片封装体的尺寸。
因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明提供一种晶片封装体，包括：一半导体基底；一凹口，位于半导体基底内，其中半导体基底具有至少一间隔部，该至少一间隔部突出于凹口的一底部；以及一导线，设置于半导体基底上，且延伸至凹口内。
本发明另提供一种晶片封装体，包括：一半导体基底；一凹口，位于半导体基底内且邻接半导体基底的一侧边并横跨该侧边，其中凹口的一侧壁具有一第一部分及与第一部分邻接的一第二部分，且从俯视方向来看，第一部分与该侧边之间的一第一距离大于第二部分与该侧边之间的一第二距离；以及一导线，设置于半导体基底上，且延伸至凹口内。
本发明还提供一种晶片封装体的制造方法，包括：提供一半导体基底；去除半导体基底的一部分，以在半导体基底内形成一凹口且在半导体基底内形成至少一间隔部，其中间隔部突出于凹口的一底部；以及在半导体基底上形成一导线，导线延伸至凹口内。
本发明另提供一种晶片封装体的制造方法，包括：提供一半导体基底；去除半导体基底的一部分，以在半导体基底内形成一第一凹口，其中第一凹口具有一第一部分及与第一部分邻接的一第二部分，且从俯视方向来看，第一部分的两相对侧壁之间的一第一距离大于第二部分的两相对侧壁之间的一第二距离；以及在半导体基底上形成一导线，导线延伸至第一凹口内。
在本发明中，晶片封装体具有位于半导体基底内的凹口，使得导线可延伸至凹口内，因而能够降低与导线电性连接的导电结构的高度，进而有效降低晶片封装体的整体尺寸。再者，由于凹口横跨半导体基底的侧边而延伸至半导体基底的角落，因此可减少应力而避免半导体基底破裂，且有效缩短导线的导电路径，进而增加输出信号的布局弹性。再者，由于半导体基底具有间隔部突出于凹口的底部且位于两导线之间，因此可避免导线发生短路的问题，进而提升晶片封装体的可靠度。
附图说明
图1A至1F是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
图2至4是绘示出本发明各种实施例的晶片封装体于切割制程前的平面示意图。
图5是绘示出本发明一实施例的晶片封装体的局部立体示意图。
图6及7是绘示出本发明各种实施例的晶片封装体的平面示意图。
图8及9是绘示出本发明其他各种实施例的晶片封装体于切割制程前的平面示意图。
图10至14是绘示出根据本发明其他各种实施例的晶片封装体的平面示意图。
其中，附图中符号的简单说明如下：
100半导体基底；100a第一表面；100b第二表面；101、102、103侧边；110晶片区；115装置区；120切割道区；130介电层；140开口；150导电垫；160钝化护层；180间隔部；200、220凹口；200a、200b、200c、200d、200e、200f、200g、200h、220a、220b、220c侧壁部分；210底部；290导电材料层；300、310、320导线；400、400’间隔部；P1、P2、P3间距；SC预定切割道。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical System；MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package；WSP)制程对影像感测元件、发光二极管(light-emitting diodes；LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件(surface acoustic wave devices)、压力感测器(processsensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)的晶片封装体。
请参照图1F及2至3，图1F绘示出根据本发明一实施例的晶片封装体的剖面示意图，且图2至3绘示出根据本发明各种实施例的晶片封装体于切割制程前的平面示意图。为了清楚显示相对位置关系，图2至3中并未绘示出图1F中的介电层130及钝化护(passivation)层160。
在本实施例中，晶片封装体包括具有一基底的晶片/晶粒。基底包括一半导体基底100、一介电层130及多个导电垫150，且包括一装置区115，装置区115内可包括电子元件或感测元件(未绘示)。在一实施例中，装置区115内可包括影像感测元件。在另一实施例中，装置区115可用以感测生物特征。举例来说，装置区115内可包括指纹辨识感测元件。在其他实施例中，装置区115可用以感测环境特征，例如装置区115内可包括一温度感测元件、一湿度感测元件、一压力感测元件或其他适合的感测元件。
在本实施例中，半导体基底100具有一第一表面100a及与其相对的一第二表面100b，且半导体基底100可包括硅。在本实施例中，介电层130设置于半导体基底100的第一表面100a上。一般而言，介电层130可由层间介电层(interlayer dielectric，ILD)、金属间介电层(inter-metal dielectric，IMD)及覆盖的钝化护层组成。为简化图式，此处仅绘示出单层介电层130。在本实施例中，介电层130可包括氧化物、氮化物或其他适合的介电材料。
导电垫150设置于第一表面100a上的介电层130内，其可邻近于介电层130的上表面，且介电层130具有露出导电垫150的开口(例如，导电垫150设置于介电层130内的金属间介电层上，而覆盖的钝化护层具有露出导电垫150的开口)。导电垫150可为单层导电层或具有多层的导电层结构，且通过介电层130内的内连线结构(未绘示)而与装置区115内的电子元件或感测元件电性连接。
一凹口200位于半导体基底100内且邻接于晶片封装体的半导体基底100的一侧边，并自第一表面100a朝第二表面100b延伸。在本实施例中，凹口200的侧壁可垂直或倾斜于半导体基底100的第一表面100a，且凹口200的底部可平行或非平行于半导体基底100的第一表面100a。在一实施例中，凹口200的侧壁及底部210可能凹凸不平而呈现锯齿状轮廓。在其他实施例中，半导体基底100内可具有由多个连续凹口所构成的多阶凹口(未绘示)。
在图2的实施例中，每一晶片封装体内具有两个凹口200，其位于晶片封装体/半导体基底100的相对两侧而邻接半导体基底100的不同侧边，且对于半导体基底100的中心(例如，装置区115)而言对称地排列。在图3的实施例中，每一晶片封装体内具有两个凹口200，其位于晶片封装体/半导体基底100的相对两侧而邻接半导体基底100的不同侧边，且对于半导体基底100的中心(例如，装置区115)而言错位且非对称地排列。另外，每一晶片封装体内也可仅具有单一凹口200，如图4所示。再者，位于相对两侧的凹口200可选择性具有相同或不同的形状及/或尺寸。另外，可以理解的是，图式中凹口200的数量及外型仅作为范例说明，并不限定于此，其实际数量及外型取决于设计需求。
在本实施例中，晶片封装体还包括一钝化护层160，设置于基底的介电层130上，且延伸至介电层130的开口内而覆盖导电垫150的一部分。钝化护层160还进一步延伸至凹口200的侧壁及底部210上。在本实施例中，钝化护层160可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的介电材料。
多个导线300设置于钝化护层160上，且延伸至从钝化护层160露出的导电垫150上而与其电性连接。导线300还进一步延伸至凹口200的侧壁及底部210上。在一实施例中，导线300可仅延伸至凹口200的侧壁上。在本实施例中，导线300可包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。
在图2的实施例中，对于晶片封装体/半导体基底100的中心(例如，装置区115)而言，凹口200内的导线300与位于另一相对侧的凹口200内对应的导线300具有对称的配置方式。在图3的实施例中，对于晶片封装体/半导体基底100的中心(例如，装置区115)而言，凹口200内的导线300大致上与位于另一相对侧的凹口200内对应的导线300具有非对称的配置方式，然而多个导线300中的其中一个可选择性与位于另一相对侧的其中一导线300排列于对称的位置。
在本实施例中，不论位于晶片封装体/半导体基底100相对两侧的凹口200的形状、尺寸或排列位置是否相同，延伸至凹口200内的多个导线300可分别与位于另一相对侧的凹口200内的多个导线300具有对称的配置方式(亦即，具有相同的形状、尺寸及排列位置)。另外，不论位于晶片封装体/半导体基底100相对两侧的凹口200的形状、尺寸或排列位置是否相同，延伸至凹口200内的多个导线300亦可与位于另一相对侧的凹口200内的多个导线300具有不完全对称的配置方式。例如，位于相对两侧的导线300对于装置区115而言错位且非对称地排列，然而位于相对两侧的导线300仍可选择性具有相同或不同的形状及/或尺寸。或者，位于相对两侧的导线300对于装置区115而言对称地排列，然而位于相对两侧的导线300具有不同的形状及/或尺寸。在其他实施例中，延伸至凹口200内的导线300可分别与位于另一相对侧的凹口200内的导线300具有完全非对称的配置方式(亦即，具有不同的形状、尺寸及排列位置)。
在本实施例中，晶片封装体可进一步设置于一电路板(未绘示)上，且通过导电结构(未绘示，例如焊线或焊球)，将延伸至凹口200内的导线300电性连接至电路板。
请参照图1E及5，其分别绘示出根据本发明另一实施例的晶片封装体的剖面示意图及局部立体示意图，其中相同于前述图1F及2至4的实施例的部件使用相同的标号并省略其说明。为了清楚显示相对位置关系，图5中并未绘示出图1E中的介电层130及钝化护(passivation)层160。
在本实施例中，晶片封装体包括具有一基底的晶片/晶粒。基底包括一半导体基底100、一介电层130及多个导电垫150，且包括一装置区115。装置区115内可包括电子元件或感测元件(未绘示)。半导体基底100具有一第一表面100a及与其相对的一第二表面100b，且介电层130设置于半导体基底100的第一表面100a上。一般而言，介电层130可由层间介电层(ILD)、金属间介电层(IMD)及覆盖的钝化护层组成。
导电垫150设置于第一表面100a上的介电层130内，其可邻近于介电层130的上表面，且介电层130具有露出导电垫150的开口。导电垫150可为单层导电层或具有多层的导电层结构，且通过介电层130内的内连线结构(未绘示)而与装置区115内的电子元件或感测元件电性连接。
一凹口200位于半导体基底100内且邻接于晶片封装体的半导体基底100的一侧边101(如图5所示)，并自第一表面100a朝第二表面100b延伸。在本实施例中，凹口200的侧壁可垂直或倾斜于半导体基底100的第一表面100a，且凹口200的底部可平行或非平行于半导体基底100的第一表面100a。在一实施例中，凹口200的侧壁及底部210可能凹凸不平而呈现锯齿状轮廓。在其他实施例中，半导体基底100内可具有由多个连续凹口所构成的多阶凹口(未绘示)。
一间隔部400突出于凹口200的底部210，如图5所示。间隔部400为半导体基底100的一部分，因此间隔部400的高度等于或小于凹口200的深度。换句话说，可视为间隔部400将凹口200区隔成两凹口，且间隔部400设置于两凹口之间。另外，可以理解的是，图式中间隔部400的数量及外型仅作为范例说明，并不限定于此，其实际数量及外型取决于设计需求。
在本实施例中，晶片封装体还包括一钝化护层160，设置于基底的介电层130上，且延伸至介电层130的开口内而覆盖导电垫150的一部分。钝化护层160还进一步延伸至凹口200的侧壁及底部210及凹口之间的间隔部400上。在一实施例中，钝化护层160未覆盖间隔部400的顶部。在本实施例中，钝化护层160可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的介电材料。
导线300及导线310(绘示于图5)设置于钝化护层160上，且延伸至从钝化护层160露出的导电垫150上而与其电性连接。导线300及310还进一步延伸至凹口200的侧壁及底部210上。在一实施例中，导线300及310可仅延伸至凹口200的侧壁上。在本实施例中，导线300及310可包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。
在一实施例中，间隔部400沿着导线300及310的延伸方向而延伸至侧边101，且间隔部400位于导线300及310之间，如图5所示。在另一实施例中，晶片封装体的半导体基底100可具有间隔排列的多个间隔部400，间隔部400之间可具有相同的间距P1及P2(如图6所示)，也可具有不同的间距P1及P3(如图7所示)。在一实施例中，导线300及310可分别延伸至间隔部400中的任两者之间，且导线300及310之间具有一间隔部400，如图6所示。又另一实施例中，导线300及310之间可具有多个间隔部400，如图7所示。在一实施例中，如图14所示，导线300可延伸至两间隔部400’之间，且两间隔部400’之间的间距不大于导线300的宽度，使得导线300与两间隔部400’相连。再者，导线320可延伸至间隔部400与间隔部400’之间，且间隔部400与间隔部400’之间的间距大于导线320的宽度，而导线320具有与间隔部400’邻接的一侧边。
在本实施例中，晶片封装体可进一步设置于一电路板(未绘示)上，且通过导电结构(未绘示，例如焊线或焊球)，将延伸至凹口200内的导线300及310电性连接至电路板。根据上述实施例，晶片封装体具有凹口位于半导体基底内，使得导线可延伸至凹口内，因此当晶片封装体的导线通过导电结构与电路板电性连接时，能够降低导电结构的高度，进而有效降低晶片封装体的整体尺寸。另外，由于半导体基底具有间隔部突出于凹口的底部且位于两导线之间，因此可避免导线发生短路的问题，进而提升晶片封装体的可靠度。
可以理解的是，本发明的实施方式具有许多变化，而并不限定于上述实施例。举例来说，凹口200可进一步延伸至半导体基底100的边缘，且可具有曲折的侧壁(如图8所示)或具有平直的侧壁(如图9所示)。再者，不论位于相对两侧的凹口200的形状、尺寸或排列位置是否相同，延伸至凹口200内的多个导线300可分别与位于另一相对侧的凹口200内的多个导线300具有对称的配置方式，如图9所示。另外，不论位于相对两侧的凹口200的形状、尺寸或排列位置是否相同，延伸至凹口200内的导线300亦可与位于另一相对侧的凹口200内的导线300具有不完全对称的配置方式，如图8所示。例如，位于相对两侧的导线300对于装置区115而言错位且非对称地排列，然而位于相对两侧的导线300仍可选择性具有相同或不同的形状及/或尺寸(如图8、13及14所示)。或者，位于相对两侧的导线300对于装置区115而言对称地排列，然而位于相对两侧的导线300具有不同的形状及/或尺寸。在其他实施例中，延伸至凹口200内的导线300可分别与位于另一相对侧的凹口200内的导线300具有完全非对称的配置方式。
请参照图1F及10，其分别绘示出根据本发明又另一实施例的晶片封装体的剖面示意图及平面示意图，其中相同于前述图1F及2至9的实施例的部件使用相同的标号并省略其说明。为了清楚显示相对位置关系，图10中并未绘示出图1F中的介电层130及钝化护层160。
在本实施例中，晶片封装体包括具有一基底的晶片/晶粒。基底包括一半导体基底100、一介电层130及多个导电垫150，且包括一装置区115。装置区115内可包括电子元件或感测元件(未绘示)。半导体基底100具有一第一表面100a及与其相对的一第二表面100b，且介电层130设置于半导体基底100的第一表面100a上。一般而言，介电层130可由层间介电层(ILD)、金属间介电层(IMD)及覆盖的钝化护层组成。
导电垫150设置于第一表面100a上的介电层130内，其可邻近于介电层130的上表面，且介电层130具有露出导电垫150的开口。导电垫150可为单层导电层或具有多层的导电层结构，且通过介电层130内的内连线结构(未绘示)而与装置区115内的电子元件或感测元件电性连接。
一凹口200位于半导体基底100内且自第一表面100a朝第二表面100b延伸。凹口200邻接于晶片封装体的半导体基底100的一侧边101，且横跨侧边101的全部长度(如图10所示)。凹口200具有一侧壁部分200a及与其邻接的另一侧壁部分200b，且从俯视方向来看，侧壁部分200a与侧边101之间的距离大于侧壁部分200b与侧边101之间的距离。在另一实施例中，侧壁部分200a与侧边101之间的距离可小于侧壁部分200b与侧边101之间的距离。另外，可以理解的是，图式中侧壁部分的数量、侧壁部分与侧边之间的距离、导线的延伸方向及导电垫的位置仅作为范例说明，并不限定于此。
在本实施例中，晶片封装体还包括一钝化护层160，设置于基底的介电层130上，且延伸至介电层130的开口内而覆盖导电垫150的一部分。钝化护层160还进一步延伸至凹口200的侧壁及底部210上。
导线300设置于钝化护层160上，且延伸至从钝化护层160露出的导电垫150而与其电性连接。导线300还进一步延伸至凹口200的侧壁及底部210上。在一实施例中，导线300可仅延伸至凹口200的侧壁上。在本实施例中，导线300可延伸至凹口200的第一部分200a或第二部分200b。
根据上述实施例，由于凹口200横跨侧边101的全部长度而延伸至半导体基底100的角落，因此可减少应力而避免半导体基底破裂，且使得距离凹口200的侧壁部分200a较远的导线可直接延伸至凹口200的侧壁部分200b，进而有效缩短导线的导电路径，增加信号传递速度，且可节省导线所占用的半导体基底100的表面面积。
请参照图11至14，其绘示出根据本发明各种实施例的晶片封装体的平面示意图，其中相同于图10中的部件使用相同的标号并省略其说明。为了清楚显示相对位置关系，图11至14中并未绘示出图1F中的介电层130及钝化护层160。
图11中的晶片封装体的结构类似于图10中的晶片封装体的结构，差异在于图11中的凹口200还具有另一侧壁部分200c，邻接于侧壁部分200b，且从俯视方向来看，侧壁部分200c与侧边101之间的距离大于侧壁部分200a与侧边101之间的距离且大于侧壁部分200b与侧边101之间的距离。
在另一实施例中，侧壁部分200c与侧边101之间的距离可大于侧壁部分200b与侧边101之间的距离且小于或等于侧壁部分200a与侧边101之间的距离。又另一实施例中，侧壁部分200c与侧边101之间的距离可小于侧壁部分200b与侧边101之间的距离且相同或不同于侧壁部分200a与侧边101之间的距离。
图12中的晶片封装体的结构类似于图11中的晶片封装体的结构，差异在于凹口200还横跨半导体基底100中与侧边101相邻的一侧边102。在另一实施例中，凹口200可横跨半导体基底100中与侧边101相邻的两侧边。在本实施例中，凹口200具有横跨至侧边102的侧壁部分200d、200e、200f、200g及200h。从俯视方向来看，侧壁部分200d与侧边102之间的距离大于邻接的侧壁部分200e与侧边101之间的距离。侧壁部分200d与侧边102之间的距离等于侧壁部分200a与侧边101之间的距离，且侧壁部分200e与侧边102之间的距离等于侧壁部分200b与侧边101之间的距离。
再者，侧壁部分200f与侧边102之间的距离大于邻接的侧壁部分200g与侧边102之间的距离。侧壁部分200f及200g与侧边102之间的距离大于侧壁部分200a及200b与侧边101之间的距离。在另一实施例中，侧壁部分200f与侧边102之间的距离可等于或小于侧壁部分200a与侧边101之间的距离且相同或不同于侧壁部分200b与侧边101之间的距离。在另一实施例中，侧壁部分200g与侧边102之间的距离可等于或小于侧壁部分200a与侧边101之间的距离且相同或不同于侧壁部分200b与侧边101之间的距离。
再者，侧壁部分200h与侧边102之间的距离大于邻接的侧壁部分200g与侧边102之间的距离且小于侧壁部分200f与侧边102之间的距离。在另一实施例中，侧壁部分200h与侧边102之间的距离可大于侧壁部分200g与侧边102之间的距离且大于或等于侧壁部分200f与侧边102之间的距离。又另一实施例中，侧壁部分200h与侧边102之间的距离可小于侧壁部分200g与侧边102之间的距离且相同或不同于侧壁部分200f与侧边102之间的距离。
在一实施例中，导线(例如，导线300)可直接延伸至凹口200的侧壁部分200a，且导线(例如，导线320)可延伸至凹口200的侧壁部分200d。
根据上述实施例，由于凹口200还横跨半导体基底100的侧边102，使得邻近于侧边102的导线可直接延伸至凹口200的侧壁部分200d、200e、200f、200g或200h，而无需延伸至距离较远的侧边101，因此可有效缩短导线的导电路径，增加信号传递速度，且可节省导线所占用的半导体基底100的表面面积。
图13中的晶片封装体的结构类似于图11中的晶片封装体的结构，差异在于晶片封装体还包括另一凹口220，位于半导体基底100内且自第一表面100a朝第二表面100b延伸。凹口220与相对于且平行侧边101的一侧边103邻接，且横跨侧边103的全部长度。
凹口220具有一侧壁部分220a及与其邻接的一侧壁部分220b，且从俯视方向来看，侧壁部分220a与侧边103之间的距离大于侧壁部分220b与侧边103之间的距离。侧壁部分220a及220b与侧边103之间的距离大于侧壁部分200a及200b与侧边101之间的距离。在另一实施例中，侧壁部分220a与侧边103之间的距离可等于或小于侧壁部分200a与侧边101之间的距离且相同或不同于侧壁部分200b与侧边101之间的距离。在另一实施例中，侧壁部分220b与侧边103之间的距离可等于或小于侧壁部分200a与侧边101之间的距离且相同或不同于侧壁部分200b与侧边101之间的距离。
在本实施例中，凹口220又具有另一侧壁部分220c，邻接于侧壁部分220b，且从俯视方向来看，侧壁部分220c与侧边103之间的距离大于侧壁部分220b与侧边103之间的距离且小于侧壁部分220a与侧边103之间的距离。在另一实施例中，侧壁部分220c与侧边103之间的距离可大于侧壁部分220b与侧边103之间的距离且大于或等于侧壁部分220a与侧边103之间的距离。又另一实施例中，侧壁部分220c与侧边103之间的距离可小于侧壁部分220b与侧边103之间的距离且相同或不同于侧壁部分220a与侧边103之间的距离。
虽然未绘示于图式中，只要凹口横跨半导体基底的一侧边且具有多个侧壁部分与对应的侧边之间的距离不同，侧壁部分的数量、侧壁部分与对应的侧边之间的距离大小、导线的延伸方向及导电垫的位置皆可具有其他的配置方式。另外，由于凹口横跨半导体基底的侧边的全部长度或宽度，因此可增加晶片封装体的输出信号的布局弹性。
上述图2至7中的晶片封装体的各种实施例可应用于图10至14的各种实施例的晶片封装体。举例来说，图14中的晶片封装体的结构类似于图13中的晶片封装体的结构，差异在于晶片封装体的半导体基底100具有多个间隔部400及400’，突出于凹口200及220的底部。间隔部之间可具有相同或不同的间距，且可从凹口200及220的任一侧壁部分沿着导线300的延伸方向而延伸至侧边101或103。
在一实施例中，导线300可延伸至两间隔部400’之间，且两间隔部400’之间的间距不大于导线300的宽度，使得导线300与两间隔部400’相连。再者，导线320可延伸至间隔部400与间隔部400’之间，且间隔部400与间隔部400’之间的间距大于导线320的宽度，而导线320具有与间隔部400’邻接的一侧边。
以下配合图1A至1F及图2至4说明本发明各种实施例的晶片封装体的制造方法，其中图1A至1F是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图，且图2至4绘示出根据本发明各种实施例的晶片封装体于切割制程前的平面示意图。为了清楚显示相对位置关系，图2至4中并未绘示出介电层130及钝化护层160。
请参照图1A，提供一基底。基底包括一半导体基底100、一介电层130及多个导电垫150，且还包括多个晶片区110及分离晶片区110的一切割道区120。每一晶片区110内包括一装置区115，装置区115内可包括电子元件或感测元件(未绘示)。在一实施例中，装置区115内可包括影像感测元件。在另一实施例中，装置区115可用以感测生物特征。举例来说，装置区115内可包括指纹辨识感测元件。在其他实施例中，装置区115可用以感测环境特征，例如装置区115内可包括一温度感测元件、一湿度感测元件、一压力感测元件或其他适合的感测元件。
切割道区120于后续制程中用以分离出多个晶片封装体。在本实施例中，切割道区120内具有一测试区，测试区的基底(例如，半导体基底100及/或介电层130)内具有测试用的电路(未绘示)。在一实施例中，基底为一晶圆，以利于进行晶圆级封装。在本实施例中，可依序进行半导体装置的前段(frontend)制程(例如，在半导体基底100内制作电晶体)及后段(back end)制程(例如，在半导体基底100上制作介电层130及导电垫150)来制作上述基底。换句话说，本发明各种实施例的晶片封装体的制造方法用于对完成后段制程的基底进行后续的封装制程。
半导体基底100具有一第一表面100a及与其相对的一第二表面100b，且半导体基底100可包括硅。在本实施例中，介电层130设置于半导体基底100的第一表面100a上。一般而言，介电层130可由层间介电层(ILD)、金属间介电层(IMD)及覆盖的钝化护层组成。为简化图式，此处仅绘示出单层介电层130。在本实施例中，介电层130可包括氧化物、氮化物或其他适合的介电材料。
导电垫150设置于晶片区110的介电层130内，其可邻近于介电层130的上表面，且介电层130具有露出导电垫150的开口。导电垫150可为单层导电层或具有多层的导电层结构，且通过介电层130内的内连线结构(未绘示)而与装置区115内的电子元件或感测元件电性连接。
请参照图1B，可通过微影制程及蚀刻制程，去除晶片区110内邻近于切割道区120的介电层130的一部分，以于介电层130内形成开口140，其露出位于晶片区110边缘的半导体基底100。
请参照图1C，可通过微影制程及蚀刻制程，去除开口140内的半导体基底100的一部分，以于每一晶片区110的半导体基底100内(也可视为多个装置区115之间的半导体基底100内)形成一个或一个以上的凹口200，凹口200自第一表面100a朝第二表面100b延伸。在一实施例中，凹口200仅位于晶片区110内，而未延伸至切割道区120。在本实施例中，凹口200的侧壁可垂直或倾斜于半导体基底100的第一表面100a，且凹口200的底部可平行或非平行于半导体基底100的第一表面100a。在一实施例中，凹口200的侧壁及底部210可能凹凸不平而呈现锯齿状轮廓。在其他实施例中，可通过进行多次蚀刻制程，在半导体基底100内形成由多个连续凹口所构成的多阶凹口(未绘示)。
在本实施例中，在进行凹口200的蚀刻制程之后，由于切割道区120内具有测试区且测试区的半导体基底100及/或介电层130内具有测试用的电路，因此切割道区120内的基底(例如，介电层130及半导体基底100)未被去除而保留于相邻晶片区110之间，亦即一部分的介电层130及半导体基底100位于相邻晶片区110内的两凹口200底部之间而形成一间隔部180。换句话说，凹口200与间隔部180直接接触。如此一来，相邻晶片区110内的两凹口200通过间隔部180彼此隔离而不连通。再者，由介电层130及半导体基底100所构成的间隔部180内包括测试区的电路，间隔部180的高度等于或小于凹口200及开口140(标示于图1B)的总深度，且间隔部180突出于凹口200的底部。
请参照图1D，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在介电层130上形成一钝化护层160。钝化护层160延伸至介电层130的开口内而覆盖导电垫150，且进一步延伸至凹口200的侧壁及底部210及间隔部180。
在本实施例中，钝化护层160可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的介电材料。接着，可通过微影制程及蚀刻制程，去除位于导电垫150上方的钝化护层160的一部分，以露出部分的导电垫150。
接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)，在钝化护层160上形成导电材料层290。
请参照图1E，可通过微影制程及蚀刻制程，图案化导电材料层290，进而形成多个导线300。导线300延伸至露出的导电垫150而与其电性连接，并进一步延伸至凹口200的侧壁及底部210上。在另一实施例中，导线300可仅延伸至凹口200的侧壁上。在本实施例中，导线300可包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。
在图2的实施例中，切割道区120的相对两侧分别具有一个凹口200，亦即，每一晶片区110内具有两个凹口200，其位于每一晶片区110的半导体基底100的相对两侧，且对于装置区115而言对称地排列。再者，对于装置区115而言，凹口200内的导线300与位于另一相对侧的凹口200内对应的导线300具有对称的配置方式。换句话说，对于间隔部180而言，凹口200内的导线300与位于另一相对侧的凹口200内对应的导线300具有对称的配置方式。在本实施例中，不论位于切割道区120/晶片区110相对两侧的凹口200的形状、尺寸或排列位置是否相同，延伸至凹口200内的多个导线300可分别与位于另一相对侧的凹口200内的多个导线300具有对称的配置方式(亦即，具有相同的形状、尺寸及排列位置)。
类似地，在图3的实施例中，切割道区120的相对两侧分别具有一个凹口200，亦即，每一晶片区110内具有两个凹口200，其位于每一晶片区110的半导体基底100的相对两侧。然而，不同于图2的实施例，图3中的两个凹口200对于装置区115而言具有非对称的配置方式。换句话说，图3中的两个凹口200对于间隔部180而言具有非对称的配置方式。另外，多个导线300中的其中一个可选择性与位于另一相对侧的其中一导线300排列于对称的位置。在本实施例中，不论位于切割道区120/晶片区110相对两侧的凹口200的形状、尺寸或排列位置是否相同，延伸至凹口200内的多个导线300可与位于另一相对侧的凹口200内的多个导线300具有不完全对称的配置方式。例如，位于相对两侧的导线300对于装置区115/间隔部180而言错位且非对称地排列(亦即，具有不同的排列位置)，然而位于相对两侧的导线300仍可选择性具有相同或不同的形状及/或尺寸。或者，位于相对两侧的导线300对于装置区115/间隔部180而言对称地排列(亦即，具有相同的排列位置)，然而位于相对两侧的导线300具有不同的形状及/或尺寸。在其他实施例中，延伸至凹口200内的导线300可分别与位于另一相对侧的凹口200内的导线300具有完全非对称的配置方式(亦即，具有不同的形状、尺寸及排列位置)。
在图4的实施例中，可仅有单一凹口200形成于切割道区120的一侧，亦即，每一晶片区110内仅具有一个凹口200，其位于晶片区110的边缘。再者，导线300仅形成于晶片区110的一侧，而非两侧。
接着，沿着晶片区110的边缘处(如预定切割道SC所示)进行切割制程，且从凹口200的底部边缘切割钝化护层160、间隔部180及半导体基底100，以形成彼此分离的多个晶片封装体。在本实施例中，上述切割制程去除了切割道区120相对两侧的凹口200之间的半导体基底100(等同于去除相邻晶片区110之间的间隔部180)，进而将每一晶片区110的半导体基底100彼此分离。再者，上述切割制程还可去除凹口200邻接切割道区120的侧壁，使得凹口200的底部直接邻接于所形成的晶片封装体中半导体基底100的侧边。
在另一实施例中，可在进行切割制程之前，先在半导体基底100的第一表面100a上形成一暂时基底(未绘示，例如玻璃基底或硅晶圆)，且以暂时基底为支撑，对半导体基底100的第二表面100b进行薄化制程(例如，机械研磨制程或化学机械研磨制程)，以减少半导体基底100的厚度，并有利于后续进行切割制程。
在本实施例中，晶片封装体可进一步设置于一电路板(未绘示)上，且通过导电结构(未绘示，例如焊线或焊球)，将延伸至凹口200内的导线300电性连接至电路板。
在其他实施例中，在进行凹口200的蚀刻制程之后，一部分的半导体基底100可选择性未被去除而保留于凹口200内，使得每一晶片区110内的半导体基底100具有一间隔部400，突出于凹口200的底部210，如图5所示。由于间隔部400为半导体基底100的一部分，因此间隔部400的高度等于或小于凹口200的深度。此时，凹口200内的间隔部400与切割道区120相对两侧的凹口200之间(亦即，相邻晶片区110之间)的间隔部180相连。换句话说，也可视为间隔部400将单一凹口200区隔成两凹口，且间隔部400设置于所区隔的两凹口之间。
在另一实施例中，半导体基底100可选择性具有间隔排列的多个间隔部400，且间隔部400之间可具有相同的间距P1及P2(如图6所示)，也可具有不同的间距P1及P3(如图7所示)。在形成间隔部400之后，可通过沉积制程形成钝化护层160，且其可进一步延伸至凹口200内的间隔部400上。另外，可通过回蚀制程，选择性去除形成于间隔部400的顶部的钝化护层160。
接着，可通过微影制程及蚀刻制程，图案化导电材料层290，进而形成多个导线300及导线310。导线300及导线310的延伸方向相同于间隔部400的延伸方向，且间隔部400位于导线300及导线310之间。在另一实施例中，导线300及导线310分别延伸至多个间隔部400中的两者之间，如图6所示。又另一实施例中，导线300及导线310之间可具有多个间隔部400，如图7所示。
接着，沿着晶片区110的边缘处(如预定切割道SC所示)进行切割制程，且从凹口200的底部边缘切割钝化护层160、间隔部180、间隔部400及半导体基底100，进而将每一晶片区110的半导体基底100彼此分离，且将晶片区110内的间隔部400与晶片区110外的间隔部180分离。
可以理解的是，本发明的实施方式具有许多变化，而并不限定于上述实施例。举例来说，在进行凹口200的蚀刻制程之后，每一凹口200可进一步延伸至对应的晶片区110的边缘，且可具有曲折的侧壁(如图8所示)或具有平直的侧壁(如图9所示)。再者，亦可选择性仅于相邻的晶片区110内的其中一个凹口200形成导线300。
在晶圆级制程期间，由于每一晶片区的半导体基底内皆形成邻近于晶片区的边缘的凹口，因此通常可一并去除相邻两晶片区之间的半导体基底，进而在相邻两晶片区之间直接形成连通的两凹口。在此情况下，需避免将测试用的电路设置于切割道区(即，相邻两晶片区之间)的半导体基底内，才能形成连通的两凹口。
随着晶片封装体的尺寸持续缩小，上述连通的凹口的尺寸也逐渐缩小，当通过微影制程及蚀刻制程图案化导电材料层以形成导线时，由于导电材料层通常由金属材料所构成，因此尺寸缩小的凹口内(特别是上述连通的凹口的相对侧壁上)的导电材料层会对微影制程中的曝光步骤产生干涉(例如，造成光反射)，导致相邻晶片区的两凹口内的导线需局限于对称的配置方式(亦即，具有相同的形状、尺寸及排列位置)。
根据本发明的上述实施例，在进行凹口200的蚀刻制程之后，切割道区120内的基底(例如，介电层130及半导体基底100)未被去除而保留于相邻晶片区110之间，亦即在相邻晶片区110内的两凹口200之间形成间隔部180。当图案化导电材料层290以形成导线300时，虽然凹口200的侧壁上的导电材料层290会造成光反射，然而由于相邻晶片区110内的两凹口200可通过间隔部180彼此独立且隔离，因此非预期的导电材料层290仅可能残留于凹口200邻接切割道区120的侧壁上，而相邻晶片区110的两凹口200内的导电材料层290并不会互相影响。如此一来，相邻晶片区110的两凹口200内的导线300能够具有弹性的配置方式。换句话说，在后续进行切割制程之后，所形成的晶片封装体中位于相对两侧的凹口200内的导线300能够具有弹性的配置方式(例如，可选择性具有对称或非对称的配置方式)。
再者，在后续的切割制程中，可沿着晶片区110的边缘处进行切割制程，以去除凹口200邻接切割道区120的侧壁以及去除可能残留于其上的导电材料层290，使得凹口200的底部直接邻接于晶片封装体中半导体基底100的侧边，如此一来，后续将晶片封装体进一步设置于电路板上时，可避免突出物(例如，凹口200邻接切割道区120的侧壁)的阻碍，进而有利于导电结构(例如，焊线或焊球)的形成。
另外，由于切割道区120内的介电层130及半导体基底100未被去除而保留于相邻晶片区110之间，且在后续的切割制程中沿着晶片区110的边缘处而非切割道区120的内侧进行切割制程，因此测试用的电路能够设置于切割道区120的半导体基底100及/或介电层130内，进而增加切割道区120的设计弹性。
以下配合图1A至1F及图10至14说明本发明其他各种实施例的晶片封装体的制造方法，其中晶片封装体具有延伸至半导体基底边缘的凹口。图10至14是绘示出根据本发明其他各种实施例的晶片封装体的平面示意图，其中相同于图2至9中的部件使用相同的标号并省略其说明。为了清楚显示相对位置关系，图10至14中并未绘示出介电层130及钝化护层160。
请参照图1A，提供包括一半导体基底100、一介电层130及多个导电垫150的基底。举例来说，可依序进行半导体装置的前段制程(例如，在半导体基底100内制作电晶体)及后段制程(例如，在半导体基底100上制作介电层130及导电垫150)来制作上述基底。换句话说，本发明各种实施例的晶片封装体的制造方法用于对完成后段制程的基底进行后续的封装制程。接着，请参照图1B，对晶片区110内邻近于切割道区120的介电层130进行蚀刻制程，以于介电层130内形成一开口140，且露出一部分的半导体基底100。接着，请参照图1C，对开口140内的半导体基底100进行蚀刻制程，以于半导体基底100内形成一凹口200，自第一表面100a朝相对的第二表面100b延伸。凹口200仅位于晶片区110内，而未延伸至切割道区120。
在本实施例中，凹口200具有一第一部分及与其邻接的一第二部分，且从俯视方向来看，第一部分的两相对侧壁之间的第一距离大于第二部分的两相对侧壁之间的第二距离，如图10所示。
在本实施例中，在进行凹口200的蚀刻制程之后，切割道区120内的介电层130及半导体基底100未被去除而保留于相邻晶片区110之间，亦即一部分的介电层130及半导体基底100位于相邻晶片区110之间而形成一间隔部180。换句话说，凹口200与间隔部180直接接触。再者，由介电层130及半导体基底100所构成的间隔部180内包括测试区的电路(未绘示)，且间隔部180突出于凹口200的底部。
接着，请参照图1D，可通过沉积、微影及蚀刻制程，在介电层130上形成图案化的一钝化护层160。钝化护层160延伸至介电层130的开口内且覆盖一部分的导电垫150，而露出导电垫150。钝化护层160还进一步延伸至凹口200的侧壁及底部210以及间隔部180。
请参照图1E，可通过沉积制程，在钝化护层160上形成多个导线300。导线300延伸至露出的导电垫150而与其电性连接，并进一步延伸至凹口200的侧壁及底部210上。接着，沿着晶片区110的边缘处(而非切割道区120的内侧)进行切割制程，且从凹口200的底部边缘切割钝化护层160、间隔部180及半导体基底100，以形成彼此分离的多个晶片封装体。
在另一实施例中，在进行切割制程之前，半导体基底100内的凹口200还包括一第三部分，邻接于第二部分，且从俯视方向来看，第三部分的两相对侧壁之间的第三距离相同或不同于第一距离且不同于第二距离。图11绘示出对上述半导体基底100(其凹口200具有第一、第二及第三部分)进行切割制程后所形成的晶片封装体。
又另一实施例中，对开口140内的半导体基底100进行蚀刻制程的步骤包括在半导体基底100内形成一第一凹口及与其垂直及邻接的一第二凹口。第一凹口具有一第一部分及与其邻接的一第二部分，且从俯视方向来看，第一部分的两相对侧壁之间的第一距离大于第二部分的两相对侧壁之间的第二距离。第二凹口具有一第一部分及与其邻接的一第二部分，且从俯视方向来看，第二凹口的第一部分的两相对侧壁之间的第三距离不同于第二凹口的第二部分的两相对侧壁之间的第四距离。在一实施例中，第三距离或第四距离相同或不同于第二距离。在另一实施例中，第三距离或第四距离相同或不同于第一距离。图12绘示出对上述半导体基底100进行切割制程后所形成的晶片封装体。在此实施例中，第一凹口及第二凹口构成凹口200。
又另一实施例中，对开口140内的半导体基底100进行蚀刻制程的步骤还包括在半导体基底100内形成一第一凹口200及与其平行的一第二凹口220。第一凹口200具有一第一部分及与其邻接的一第二部分，且从俯视方向来看，第一凹口200的第一部分的两相对侧壁之间的第一距离大于第一凹口200的第二部分的两相对侧壁之间的第二距离。第二凹口220具有一第一部分及与其邻接的一第二部分，且从俯视方向来看，第二凹口220的第一部分的两相对侧壁之间的第三距离不同于第二凹口220的第二部分的两相对侧壁之间的第四距离。在一实施例中，第三距离或第四距离相同或不同于第二距离。在另一实施例中，第三距离或第四距离相同或不同于第一距离。图13绘示出对上述半导体基底100进行切割制程后所形成的晶片封装体。
在其他实施例中，对开口140内的半导体基底100进行蚀刻制程而形成凹口200或220的步骤可包括在凹口200或220内保留一部分的半导体基底100，使得半导体基底100具有至少一间隔部400，突出于凹口200或220的底部。再者，在后续的切割制程中，从凹口200或220切割钝化护层160、间隔部400及半导体基底100，以形成彼此分离的多个晶片封装体，如图14所示。在本实施例中，半导体基底100包括多个凹口200及220，其邻接半导体基底100的不同侧边101及103，且对于半导体基底100的中心(例如，装置区115)而言，其中一导线300与另一导线320具有非对称的配置方式。
根据上述实施例，晶片封装体具有凹口位于半导体基底内，使得导线可延伸至凹口内，因此能够降低与导线电性连接的导电结构的高度，进而有效降低晶片封装体的整体尺寸。再者，由于凹口横跨半导体基底的侧边而延伸至半导体基底的角落，因此可减少应力而避免半导体基底破裂，且有效缩短导线的导电路径，进而增加输出信号的布局弹性。再者，由于半导体基底具有间隔部突出于凹口的底部且位于两导线之间，因此可避免导线发生短路的问题，进而提升晶片封装体的可靠度。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (46)

1.一种晶片封装体，其特征在于，包括：
一半导体基底；
一凹口，位于该半导体基底内，其中该半导体基底具有至少一间隔部，该至少一间隔部突出于该凹口的一底部，且该至少一间隔部与该半导体基底直接接触；以及
一导线，设置于该半导体基底上，且延伸至该凹口内。
2.根据权利要求1所述的晶片封装体，其特征在于，该至少一间隔部的高度等于或小于该凹口的深度。
3.根据权利要求1所述的晶片封装体，其特征在于，该凹口邻接该半导体基底的一侧边，且该至少一间隔部沿着该导线的延伸方向而延伸至该侧边。
4.根据权利要求1所述的晶片封装体，其特征在于，还包括另一导线，该另一导线延伸至该凹口内，其中该至少一间隔部位于该导线与该另一导线之间。
5.根据权利要求1所述的晶片封装体，其特征在于，该半导体基底包括间隔排列的多个间隔部，且该导线延伸至所述间隔部中的两者之间。
6.根据权利要求5所述的晶片封装体，其特征在于，还包括另一导线，该另一导线延伸至该凹口内，其中所述间隔部中的至少一个位于该导线与该另一导线之间。
7.根据权利要求5所述的晶片封装体，其特征在于，所述间隔部之间具有相同或不同的间距。
8.根据权利要求1所述的晶片封装体，其特征在于，该凹口延伸至该半导体基底的边缘。
9.根据权利要求1所述的晶片封装体，其特征在于，该半导体基底包括多个凹口，所述凹口邻接该半导体基底的不同侧边，且该晶片封装体包括多个导线，所述导线分别延伸至所述凹口内，且对于该半导体基底的中心而言，所述导线的其中一个与另一个具有非对称的配置方式。
10.一种晶片封装体，其特征在于，包括：
一半导体基底；
一凹口，位于该半导体基底内且邻接该半导体基底的一侧边并横跨该侧边，其中该凹口的一侧壁具有一第一部分及与该第一部分邻接的一第二部分，该第一部分不会接触到该半导体基底的任何侧边，且从俯视方向来看，该第一部分与该侧边之间的一第一距离大于该第二部分与该侧边之间的一第二距离；以及
一导线，设置于该半导体基底上，且延伸至该凹口内。
11.根据权利要求10所述的晶片封装体，其特征在于，该凹口的该侧壁还包括一第三部分，该第三部分邻接于该第二部分，且从俯视方向来看，该第三部分与该侧边之间的一第三距离相同或不同于该第一距离。
12.根据权利要求10所述的晶片封装体，其特征在于，该凹口还横跨该半导体基底中与该侧边相邻的至少一侧边。
13.根据权利要求12所述的晶片封装体，其特征在于，该凹口具有横跨该至少一侧边的另一侧壁，且该另一侧壁具有一第一部分及与该第一部分邻接的一第二部分，且从俯视方向来看，该另一侧壁的该第一部分与该至少一侧边之间的一第三距离不同于该另一侧壁的该第二部分与该至少一侧边之间的一第四距离。
14.根据权利要求13所述的晶片封装体，其特征在于，该第三距离或该第四距离相同或不同于该第二距离。
15.根据权利要求10所述的晶片封装体，其特征在于，还包括另一凹口，该另一凹口位于该半导体基底内且与相对于该侧边的另一侧边邻接并横跨该另一侧边。
16.根据权利要求15所述的晶片封装体，其特征在于，该另一凹口的一侧壁具有一第一部分及与该第一部分邻接的一第二部分，且从俯视方向来看，该另一凹口的该侧壁的该第一部分与该另一侧边之间的一第三距离不同于该另一凹口的该侧壁的该第二部分与该另一侧边之间的一第四距离。
17.根据权利要求16所述的晶片封装体，其特征在于，该第三距离或该第四距离相同或不同于该第二距离。
18.根据权利要求10所述的晶片封装体，其特征在于，该半导体基底包括至少一间隔部，该至少一间隔部突出于该凹口的一底部。
19.根据权利要求18所述的晶片封装体，其特征在于，还包括另一导线，该另一导线延伸至该凹口内，其中该至少一间隔部位于该导线与该另一导线之间。
20.根据权利要求18所述的晶片封装体，其特征在于，该半导体基底包括间隔排列的多个间隔部，且该导线延伸至所述间隔部中的两者之间。
21.根据权利要求18所述的晶片封装体，其特征在于，还包括另一导线，该另一导线延伸至该凹口内，其中所述间隔部中的至少一个位于该导线与该另一导线之间。
22.根据权利要求10所述的晶片封装体，其特征在于，该半导体基底包括多个凹口，所述凹口邻接该半导体基底的不同侧边，且该晶片封装体包括多个导线，所述导线分别延伸至所述凹口内，且对于该半导体基底的中心而言，所述导线的其中一个与另一个具有非对称的配置方式。
23.一种晶片封装体的制造方法，其特征在于，包括：
提供一半导体基底；
去除该半导体基底的一部分，以在该半导体基底内形成一凹口且在该半导体基底内形成至少一间隔部，其中该至少一间隔部突出于该凹口的一底部，且该至少一间隔部与该半导体基底直接接触；以及
在该半导体基底上形成一导线，该导线延伸至该凹口内。
24.根据权利要求23所述的晶片封装体的制造方法，其特征在于，还包括切割该至少一间隔部及该半导体基底。
25.根据权利要求23所述的晶片封装体的制造方法，其特征在于，该至少一间隔部的高度等于或小于该凹口的深度。
26.根据权利要求23所述的晶片封装体的制造方法，其特征在于，该凹口邻接该半导体基底的一侧边，且该至少一间隔部沿着该导线的延伸方向而延伸至该侧边。
27.根据权利要求23所述的晶片封装体的制造方法，其特征在于，还包括在该半导体基底上形成另一导线，该另一导线延伸至该凹口内，其中该至少一间隔部位于该导线与该另一导线之间。
28.根据权利要求23所述的晶片封装体的制造方法，其特征在于，去除该半导体基底的一部分的步骤包括在该凹口内形成间隔排列的多个间隔部，且该导线延伸至所述间隔部中的两者之间。
29.根据权利要求28所述的晶片封装体的制造方法，其特征在于，还包括在该半导体基底上形成另一导线，该另一导线延伸至该凹口内，其中所述间隔部中的至少一个位于该导线与该另一导线之间。
30.根据权利要求23所述的晶片封装体的制造方法，其特征在于，所述间隔部之间具有相同或不同的间距。
31.根据权利要求23所述的晶片封装体的制造方法，其特征在于，该半导体基底具有多个装置区，且该晶片封装体的制造方法包括在所述装置区之间的该半导体基底内形成多个凹口，使得所述凹口的底部之间的该半导体基底构成该至少一间隔部，且该至少一间隔部将相邻的所述凹口彼此隔离。
32.根据权利要求31所述的晶片封装体的制造方法，其特征在于，还包括从所述凹口的底部边缘进行切割制程，去除所述凹口的底部之间的该至少一间隔部，以形成彼此分离的多个晶片封装体。
33.根据权利要求31所述的晶片封装体的制造方法，其特征在于，包括形成多个导线，所述导线分别延伸至所述凹口内，其中对于该至少一间隔部而言，所述导线的其中一个与另一个具有非对称的配置方式。
34.根据权利要求23所述的晶片封装体的制造方法，其特征在于，该凹口延伸至该半导体基底的边缘。
35.根据权利要求23所述的晶片封装体的制造方法，其特征在于，包括在该半导体基底内形成多个凹口，所述凹口邻接该半导体基底的不同侧边，且该晶片封装体的制造方法包括在该半导体基底上形成多个导线，所述导线分别延伸至所述凹口内，其中对于该半导体基底的中心而言，所述导线的其中一个与另一个具有非对称的配置方式。
36.根据权利要求23所述的晶片封装体的制造方法，其特征在于，该凹口具有一第一部分及与该第一部分邻接的一第二部分，且从俯视方向来看，该第一部分的两相对侧壁之间的一第一距离大于该第二部分的两相对侧壁之间的一第二距离。
37.根据权利要求36所述的晶片封装体的制造方法，其特征在于，该凹口还包括一第三部分，该第三部分邻接于该第二部分，且从俯视方向来看，该第三部分的两相对侧壁之间的一第三距离相同或不同于该第一距离。
38.根据权利要求36所述的晶片封装体的制造方法，其特征在于，去除该半导体基底的一部分的步骤还包括在该半导体基底内形成一第二凹口，该第二凹口垂直于该凹口且与该凹口邻接。
39.根据权利要求38所述的晶片封装体的制造方法，其特征在于，该第二凹口具有一第一部分及与该第一部分邻接的一第二部分，且从俯视方向来看，该第二凹口的该第一部分的两相对侧壁之间的一第三距离不同于该第二凹口的该第二部分的两相对侧壁之间的一第四距离。
40.根据权利要求39所述的晶片封装体的制造方法，其特征在于，该第三距离或该第四距离相同或不同于该第二距离。
41.根据权利要求36所述的晶片封装体的制造方法，其特征在于，去除该半导体基底的一部分的步骤还包括在该半导体基底内形成一第二凹口，该第二凹口平行于该凹口。
42.根据权利要求41所述的晶片封装体的制造方法，其特征在于，该第二凹口具有一第一部分及与该第一部分邻接的一第二部分，且从俯视方向来看，该第二凹口的该第一部分的两相对侧壁之间的一第三距离不同于该第二凹口的该第二部分的两相对侧壁之间的一第四距离。
43.根据权利要求42所述的晶片封装体的制造方法，其特征在于，该第三距离或该第四距离相同或不同于该第二距离。
44.根据权利要求43所述的晶片封装体的制造方法，还包括在该半导体基底上形成另一导线，该另一导线延伸至该凹口内，其中该至少一间隔部位于该导线与该另一导线之间。
45.根据权利要求44所述的晶片封装体的制造方法，其特征在于，去除该半导体基底的一部分的步骤包括在该凹口内形成间隔排列的多个间隔部，且该导线延伸至所述间隔部中的两者之间。
46.根据权利要求45所述的晶片封装体的制造方法，其特征在于，还包括在该半导体基底上形成另一导线，该另一导线延伸至该凹口内，其中所述间隔部中的至少一个位于该导线与该另一导线之间。
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