CN111863792B - 一种半导体封装体和芯片封装体 - Google Patents

一种半导体封装体和芯片封装体 Download PDF

Info

Publication number
CN111863792B
CN111863792B CN202010739108.8A CN202010739108A CN111863792B CN 111863792 B CN111863792 B CN 111863792B CN 202010739108 A CN202010739108 A CN 202010739108A CN 111863792 B CN111863792 B CN 111863792B
Authority
CN
China
Prior art keywords
layer
chip
conductive
away
covers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010739108.8A
Other languages
English (en)
Other versions
CN111863792A (zh
Inventor
戴颖
李骏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Tongfu Microelectronics Co ltd
Original Assignee
Nantong Tongfu Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Tongfu Microelectronics Co ltd filed Critical Nantong Tongfu Microelectronics Co ltd
Priority to CN202010739108.8A priority Critical patent/CN111863792B/zh
Publication of CN111863792A publication Critical patent/CN111863792A/zh
Application granted granted Critical
Publication of CN111863792B publication Critical patent/CN111863792B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请公开了一种半导体封装体和芯片封装体，该半导体封装体包括：晶圆、第一塑封层和电连接结构，晶圆包括阵列排布的多个芯片，且相邻芯片之间设置有划片槽；第一塑封层连续覆盖所有芯片的侧面和功能面、以及划片槽，且每个芯片的功能面上的焊盘从第一塑封层中露出；电连接结构包括第一导电层和多个第一导电柱；第一导电层位于第一塑封层远离功能面一侧，且与对应位置处的焊盘电连接；多个第一导电柱位于第一导电层上，且与划片槽的位置一一对应；当沿划片槽切割掉划片槽位置处的晶圆、第一塑封层和部分第一导电柱后，第一导电柱的外侧面露出。通过上述方式，本申请能够将芯片功能面上的焊盘从芯片的侧面引出，且保持半导体封装体的结构强度。

Description

一种半导体封装体和芯片封装体
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体封装体和芯片封装体。
背景技术
随着电子产品的更新换代，愈发要求电子产品的功能更多元化而体积更精小化，因此对于能够实现不能功能的芯片的堆叠方式需要尽可能压缩其堆叠后的体积。
现有技术中，在3D堆叠时，通常采用硅通孔技术(TSV，Through Silicon Via)在堆叠后的芯片上打一个贯穿的通孔，在通孔内填充导电材料以使芯片上的焊盘能够与其他芯片的焊盘电连接。
但是，在芯片上打孔后会影响芯片的强度降低芯片的良品率，导致封装过程中的半导体封装体的良品率和可靠性降低。
发明内容
本申请主要解决的技术问题是提供一种半导体封装体和芯片封装体，能够将芯片功能面上的焊盘从芯片的侧面引出，进而与其他电气元件电连接。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体封装体，该半导体封装体包括：晶圆、第一塑封层和电连接结构，其中，晶圆包括阵列排布的多个芯片，且相邻所述芯片之间设置有划片槽；第一塑封层连续覆盖所有所述芯片的侧面和功能面、以及所述划片槽，且每个所述芯片的所述功能面上的焊盘从所述第一塑封层中露出；电连接结构包括第一导电层和多个第一导电柱；所述第一导电层位于所述第一塑封层远离所述功能面一侧，且与对应位置处的所述焊盘电连接；所述多个第一导电柱位于所述第一导电层上，且与所述划片槽的位置一一对应；当沿所述划片槽切割掉所述划片槽位置处的所述晶圆、所述第一塑封层和部分所述第一导电柱后，所述第一导电柱的外侧面露出。
其中，所述半导体封装体，还包括：保护层，覆盖所述第一导电层远离所述功能面的一侧表面，以及所述多个第一导电柱相对设置的侧面，所述多个第一导电柱远离所述芯片一侧表面从所述保护层中露出。
其中，所述保护层为光刻胶层，所述保护层远离所述芯片的一侧与所述第一导电柱远离所述芯片的一侧齐平。
其中，所述半导体封装体，还包括：保护层，覆盖所述第一导电层远离所述芯片的一侧表面，以及所述多个第一导电柱相对的侧面和远离所述芯片的一侧表面。
其中，所述保护层为刷胶形成的绝缘胶层。
其中，所述保护层包括：平坦化层，覆盖所述未被所述第一导电柱覆盖的所述第一导电层远离所述芯片一侧表面；第二塑封层，覆盖所述平坦化层一侧，且所述多个第一导电柱相对设置的侧面和远离所述功能面一侧表面被所述第二塑封层覆盖。
其中，所述半导体封装体，还包括：第一钝化层，位于所述第一塑封层表面，且在对应所述焊盘的位置设有第一开口，所述电连接结构位于所述第一钝化层表面，且透过所述第一开口与所述焊盘电连接。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种芯片封装体，该芯片封装体包括：芯片、第一塑封层和电连接结构，其中，芯片包括相背设置的功能面和非功能面；第一塑封层覆盖所述芯片的侧面和功能面，且所述芯片的所述功能面上的焊盘从所述第一塑封层中露出；电连接结构包括第一导电层和多个第一导电柱；所述第一导电层位于所述第一塑封层远离所述功能面一侧，且与对应位置处的所述焊盘电连接；所述多个第一导电柱位于所述第一导电层上，且位于所述第一导电层的外边缘，所述第一导电柱的外侧面露出。
其中，所述第一导电柱的外侧面与所述第一导电层的外侧面齐平。
其中，所述芯片封装体还包括：保护层，覆盖所述电连接结构远离所述功能面的一侧表面。
本申请的有益效果是：本申请所提供的半导体封装体包括与焊盘电连接的电连接结构，将半导体封装体切割后，该电连接结构具有从侧面露出的表面，以使焊盘从芯片的侧面引出，进而与其他电气元件电连接，本申请未在芯片上开设通孔，保障了芯片结构的完整性，并且可通过电连接件与其他封装体侧面的电连接结构电连接，使芯片之间实现互连，相较于开设通孔的方式芯片的结构强度更高。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请半导体封装体一实施方式的剖视结构示意图；
图2是本申请半导体封装体另一实施方式的剖视结构示意图；
图3是形成图1中半导体封装体一实施方式的流程示意图；
图4是图3中步骤S101对应的一实施方式的剖视结构示意图；
图5是图3中步骤S102对应的一实施方式的剖视结构示意图；
图6是图3中步骤S102之后对应的一实施方式的剖视结构示意图；
图7是图3中步骤S103对应的一实施方式的剖视结构示意图；
图8是图3中步骤S103之后对应的一实施方式的剖视结构示意图；
图9是本申请芯片封装体一实施方式的剖视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请半导体封装体一实施方式的剖视结构示意图，该半导体封装体20包括：晶圆200、第一塑封层102和电连接结构104。
具体地，晶圆200包括阵列排布的多个芯片100，且相邻芯片100之间设置有划片槽2000。其中，图1仅仅是示意性地给出了两个相邻的芯片100。在实际应用中，晶圆200阵列排布着多个芯片100，其中芯片100上设有焊盘1000的一侧即为芯片100的功能面，另一侧为芯片100的非功能面。第一塑封层102连续覆盖所有芯片100的侧面和功能面、以及划片槽2000，且每个芯片100的功能面上的焊盘1000从第一塑封层102中露出。电连接结构104包括第一导电层1040和多个第一导电柱1042，第一导电层1040位于第一塑封层102远离功能面一侧，且与对应位置处的焊盘1000电连接，多个第一导电柱1042位于第一导电层1040上，且与划片槽2000的位置一一对应。当沿划片槽2000切割掉划片槽2000位置处的晶圆200、第一塑封层102和部分第一导电柱1042后，第一导电柱1042的外侧面露出。
具体地，第一塑封层102覆盖芯片100的侧面和功能面，且芯片100的功能面上的焊盘1000从第一塑封层102中露出。第一塑封层102将芯片100固定并保护起来，除芯片100的功能面上的焊盘1000露出外，其他部分被第一塑封层102覆盖，以防止芯片100与其他电气元件误触。
具体地，电连接结构104，位于第一塑封层102远离芯片100的一侧，并与焊盘1000电连接，且电连接结构104具有从侧面露出的表面。当沿图1中对应划片槽2000位置的虚线A和虚线B进行切割后，电连接结构104两侧均具有露出的表面。
本实施例所提供的半导体封装体20包括与焊盘1000电连接的电连接结构104，将半导体封装体20切割后，该电连接结构104具有从侧面露出的表面，以使焊盘1000从芯片100的侧面引出，进而与其他电气元件电连接，本实施例中未在芯片100上开设通孔，保障了芯片100结构的完整性，并且可通过电连接件与其他封装体侧面的电连接结构104电连接，使芯片100之间实现互连，相较于开设通孔的方式芯片100的结构强度更高。
在一应用方式中，请继续参阅图1，半导体封装体20还包括保护层106，保护层106覆盖第一导电层1040远离功能面的一侧表面，以及多个第一导电柱1042相对设置的侧面，多个第一导电柱1042远离芯片100一侧表面从保护层106中露出。保护层106保护了大部分电连接结构104的表面和侧面，保留了第一导电柱1042的上表面可与其他电气元件接触的位置，切割后的封装体可以倒装也可以通过打线的方式与其他电气元件电连接，或者通过电连接件与电连接结构104从侧面露出的表面电连接，进而与其他电气元件电连接。
具体地，保护层106为光刻胶层(未标示)，保护层106远离芯片100的一侧与第一导电柱1042远离芯片100的一侧齐平。保护层106不凸出于半导体封装体20的上表面，保护层106保护电连接结构104，但不影响半导体封装体20的整体结构，保护层106填充了第一导电层1040上不平坦之处，并且与第一导电柱1042远离芯片100的一侧齐平，以使半导体封装体20的上表面平整，进而提高半导体封装体20的整体性。
在另一应用方式中，请参阅图2，图2是本申请半导体封装体另一实施方式的剖视结构示意图，该半导体封装体20a与图1中半导体封装体20结构类似，也包括晶圆200、第一塑封层102和电连接结构104，晶圆200上阵列排布有芯片100。其区别在于，保护层106a覆盖第一导电层1040远离芯片100的一侧表面，以及多个第一导电柱1042相对的侧面和远离芯片100的一侧表面。即保护层106a将第一导电层1040远离芯片100的一侧露出的表面完全覆盖，以保护第一导电层1040，且保护层106a将第一导电层1040上的第一导电柱1042相对的两个侧面也完全覆盖，并将第一导电柱1042远离芯片100的一侧的表面覆盖，以使半导体封装体20a切割后仅保留电连接结构104的侧面露出，降低发生误触的概率，提高电气安全性。
具体地，保护层106a为刷胶形成的绝缘胶层(未标示)。利用绝缘胶的绝缘性，将电连接结构104保护起来，防止电连接结构104远离芯片100的表面与其他电气元件发生误触，降低发生短路的概率。
可选地，保护层106a包括平坦化层1060a和第二塑封层1062a，平坦化层1060a覆盖未被第一导电柱1042覆盖的第一导电层1040远离芯片100一侧表面，第二塑封层1062a覆盖平坦化层1060a一侧，且多个第一导电柱1042相对设置的侧面和远离芯片100的功能面一侧表面被第二塑封层1062a覆盖。第二塑封层1062a的具体材质可为环氧树脂。
具体地，平坦化层1060a一面与第一导电层1040远离芯片100的一侧接触，填充第一导电层1040表面不平坦之处，平坦化层1060a使远离第一导电层1040的一侧平坦，进而在平坦化层1060a上的第二塑封层1062a与平坦化层1060a的结合更紧密。整个保护层106a将电连接结构104保护起来，进而降低电连接结构104远离芯片100的表面与其他电气元件误触的概率。
进一步地，请再次参阅图1，该半导体封装体20还包括第一钝化层105，该第一钝化层105位于第一塑封层102表面，且在对应焊盘1000的位置设有第一开口(未标示)，电连接结构104位于第一钝化层105表面，且透过第一开口与焊盘1000电连接。第一钝化层105将芯片100的表面覆盖，保护芯片100表面的电路结构，仅在第一钝化层105上对应焊盘1000的位置设有第一开口，以使焊盘1000从第一开口中露出，进而穿过第一开口即可与焊盘1000电连接，但其他电气元件与第一钝化层105接触时不会与芯片100形成回路，进而降低芯片100发生误触的概率。
请参阅图3，图3是形成图1中半导体封装体一实施方式的流程示意图，该方法包括：
步骤S101：在多个芯片的侧面和功能面一侧形成第一塑封层，其中，第一塑封层远离功能面的一侧表面平整，且芯片的功能面上的焊盘从第一塑封层中露出。
具体地，请参阅图4，图4是图3中步骤S101对应的一实施方式的剖视结构示意图，其中，芯片100设有焊盘1000的一侧即为功能面，与功能面相背设置的即为非功能面，在芯片100的侧面和功能面一侧形成第一塑封层102，为使焊盘1000从第一塑封层102中露出，可进一步研磨第一塑封层102以使焊盘1000露出。
在一应用方式中，请继续参阅图4，步骤S101具体包括：在晶圆200的正面形成连续的第一塑封层102，其中，晶圆200设置有阵列排布的多个芯片100，芯片100的功能面即晶圆200的正面，相邻芯片100之间设置有划片槽2000，第一塑封层102覆盖划片槽2000。
具体地，在晶圆200的表面形成第一塑封层102，第一塑封层102覆盖晶圆200上芯片100之间的划片槽2000以及芯片100的功能面，研磨第一塑封层102远离芯片100的一侧，使芯片100的功能面上的焊盘1000从第一塑封层102中露出。
步骤S102：在第一塑封层上形成第一导电层，第一导电层与从第一塑封层中露出的焊盘电连接。
具体地，请参阅图5，图5是图3中步骤S102对应的一实施方式的剖视结构示意图，步骤S102具体包括：在第一塑封层102上形成第一钝化层105，第一钝化层105表面对应焊盘1000的位置设有第一缺口(未标示)，在第一钝化层105上形成第一导电层1040，第一导电层1040通过溅射的方式形成，在形成第一导电层1040后，对第一导电层1040进行蚀刻，以保留需要的部分第一导电层1040，进而使焊盘1000独立，且第一导电层1040较为细密，与树脂材质的第一塑封层102结合更为紧密。第一导电层1040覆盖第一钝化层105远离芯片100的一侧，并通过第一缺口与芯片100功能面上的焊盘1000电连接。
进一步地，请参阅图6，图6是图3中步骤S102之后对应的一实施方式的剖视结构示意图，在步骤S102之后还包括：在第一导电层1040上形成第一绝缘层107，第一绝缘层107对应划片槽2000的位置设有第一开口1070，第一导电层1040从第一开口1070中露出。
具体地，在第一导电层1040上涂覆绝缘材料以形成第一绝缘层107，在第一绝缘层107上对应芯片100之间划片槽2000的位置开设第一开口1070，第一开口1070的宽度大于晶圆200上芯片100之间的划片槽2000的宽度。
步骤S103：在第一导电层上对应相邻芯片之间的位置形成第一导电柱，第一导电柱通过第一导电层与焊盘电连接。
具体地，请参阅图7，图7是图3中步骤S103对应的一实施方式的剖视结构示意图，步骤S103具体包括：在第一开口1070内电镀形成第一导电柱1042，第一导电柱1042一端与第一导电层1040电连接，另一端与第一绝缘层107远离芯片100的一侧齐平。在第一绝缘层107上的第一开口1070内通过电镀的方式形成第一导电柱1042，第一导电柱1042与第一导电层1040电连接，进而第一导电柱1042通过第一导电层1040与芯片100功能面上的焊盘1000电连接。第一导电柱1042与第一绝缘层107上的第一开口1070相关，当控制第一开口1070的宽度大于晶圆200上划片槽2000的宽度时，第一导电柱1042的宽度大于对应位置处的划片槽2000的宽度。第一导电柱1042的宽度较大有利于在后续切割时可对应划片槽2000的位置进行切割。
请参阅图8，图8是图3中步骤S103之后对应的一实施方式的剖视结构示意图，图7中所示的第一绝缘层107为光刻胶层(未标示)，在步骤S103之后具体包括：去除光刻胶层，在第一导电层1040远离芯片100的一侧形成保护层106，保护层106覆盖第一导电柱1042，保护层106形成保护结构。在形成第一导电柱1042时，形成第一导电柱1042的材质在光刻胶层上可能有所残留，第一导电柱1042远离芯片100形成的表面也可能不平整，将光刻胶层去除后第一导电层1040远离芯片100的一侧表面露出，在第一导电层1040远离芯片100的一侧形成保护层106，保护层106覆盖第一导电层1040远离芯片100的一侧以及第一导电柱1042远离芯片100一侧的表面。保护层106将第一导电柱1042和第一导电层1040远离芯片100的一侧保护起来，并且保护层106远离芯片100的一侧表面相对平整。
具体地，在第一导电层1040远离芯片100的一侧形成保护层106，包括：采用刷胶的方式在第一导电层1040上形成保护层106。在第一导电层1040上涂覆绝缘胶，在绝缘胶固化后形成保护层106。在远离晶圆200的一侧统一刷胶的方式成本低，效率高。在形成保护层106后，即可形成图1中所示的半导体封装体20。
可选地，对晶圆200背离芯片100的一侧进行研磨，以使晶圆200的厚度减小为100-200μm，进而降低封装后整体的体积。
请参阅图9，图9是本申请芯片封装体一实施方式的剖视结构示意图，该芯片封装体10由图1中的半导体封装体20将晶圆200从背离芯片100的一侧研磨后，沿虚线A和B切割而形成，该芯片封装体10包括芯片100、第一塑封层102和电连接结构104。
具体地，芯片100包括相背设置的功能面和非功能面，其中芯片100上设有焊盘1000的一侧即为芯片100的功能面，另一侧为芯片100的非功能面。
具体地，第一塑封层102覆盖芯片100的侧面和功能面，且芯片100的功能面上的焊盘1000从第一塑封层102中露出。第一塑封层102将芯片100固定并保护起来，除芯片100的功能面上的焊盘1000露出外，其他部分被第一塑封层102覆盖，以防止芯片100与其他电气元件误触。
具体地，电连接结构104包括第一导电层1040和第一导电柱1042，第一导电层1040位于第一塑封层102远离功能面一侧，且与对应位置处的焊盘1000电连接，多个第一导电1042位于第一导电层1040上，且位于第一导电层1040的外边缘，第一导电柱1042的外侧面露出。芯片封装体10中的第一导电柱1042具体可为两个，位于第一导电层1040两侧的边缘。不同于在芯片100上打孔的方式，电连接结构104与焊盘1000电连接进而将焊盘1000从芯片封装体10的侧面引出，可与其他电气元件电连接。
进一步地，第一导电柱1042的外侧面与第一导电层1040的外侧面齐平。即第一导电柱1042位于第一导电层1040两侧的边缘位置，且第一导电柱1042的侧壁与第一导电层1040的侧壁齐平，第一导电层1040和第一导电柱1042的侧面均从芯片封装体10的侧面露出，以使任一电气元件可与芯片封装体10侧面的电连接结构104连接，进而改善芯片封装体10之间以及芯片封装体10与其他电路板连接的方式。
进一步地，芯片封装体10还包括第一钝化层105，第一钝化层105位于第一塑封层102表面，且在对应焊盘1000的位置设有第一开口(未标示)，第一钝化层105将芯片100的表面覆盖，保护芯片100表面的电路结构，仅在第一钝化层105上对应焊盘1000的位置设有第一开口，以使焊盘1000从第一开口中露出，进而穿过第一开口即可与焊盘1000电连接，但其他电气元件与第一钝化层105接触时不会与芯片100形成回路，进而降低芯片100发生误触的概率。
进一步地，芯片封装体10还包括保护层106，保护层106覆盖第一导电层1040远离芯片100功能面的一侧表面。保护层106覆盖第一导电层1040远离芯片100的一侧，以及第一导电柱1042相对的侧面。即保护层106将第一导电层1040远离芯片100的一侧露出的表面完全覆盖，以保护第一导电层1040，且保护层106将第一导电层1040两端的第一导电柱1042相对的两个侧面也完全覆盖，提高芯片封装体10的电气安全性。
可以理解的是，对图2中所示的半导体封装体20a将晶圆200背离芯片100的一侧进行研磨，进而切割后也可形成相应的封装体，其电连接结构104具有从侧面露出的表面。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (5)

1.一种半导体封装体，其特征在于，包括：
晶圆，包括阵列排布的多个芯片，且相邻所述芯片之间设置有划片槽；
第一塑封层，连续覆盖所有所述芯片的侧面和功能面、以及所述划片槽，且每个所述芯片的所述功能面上的焊盘从所述第一塑封层中露出；
电连接结构，包括第一导电层和多个第一导电柱；所述第一导电层位于所述第一塑封层远离所述功能面一侧，且与对应位置处的所述焊盘电连接；所述多个第一导电柱位于所述第一导电层上，且与所述划片槽的位置一一对应；
保护层，覆盖所述电连接结构远离所述功能面的一侧表面；
当沿所述划片槽切割掉所述划片槽位置处的所述晶圆、所述第一塑封层和部分所述第一导电柱后，所述第一导电柱的外侧面露出；
其中，所述保护层覆盖所述第一导电层远离所述功能面的一侧表面，以及所述多个第一导电柱相对设置的侧面，所述多个第一导电柱远离所述芯片一侧表面从所述保护层中露出，且所述保护层为光刻胶层，所述保护层远离所述芯片的一侧与所述第一导电柱远离所述芯片的一侧齐平；或者，
所述保护层覆盖所述第一导电层远离所述芯片的一侧表面，以及所述多个第一导电柱相对的侧面和远离所述芯片的一侧表面，且所述保护层为刷胶形成的绝缘胶层或者所述保护层包括平坦化层和第二塑封层，所述平坦化层覆盖未被所述第一导电柱覆盖的所述第一导电层远离所述芯片一侧表面，所述第二塑封层覆盖所述平坦化层一侧，且所述多个第一导电柱相对设置的侧面和远离所述功能面一侧表面被所述第二塑封层覆盖。
2.根据权利要求1所述的半导体封装体，其特征在于，所述第一导电柱的外侧面与所述第一导电层的外侧面齐平。
3.根据权利要求1所述的半导体封装体，其特征在于，还包括：
第一钝化层，位于所述第一塑封层表面，且在对应所述焊盘的位置设有第一开口，所述电连接结构位于所述第一钝化层表面，且透过所述第一开口与所述焊盘电连接。
4.一种芯片封装体，其特征在于，包括：
芯片，包括相背设置的功能面和非功能面；
第一塑封层，覆盖所述芯片的侧面和功能面，且所述芯片的所述功能面上的焊盘从所述第一塑封层中露出；
电连接结构，包括第一导电层和多个第一导电柱；所述第一导电层位于所述第一塑封层远离所述功能面一侧，且与对应位置处的所述焊盘电连接；所述多个第一导电柱位于所述第一导电层上，且位于所述第一导电层的外边缘，所述第一导电柱的外侧面露出；
保护层，覆盖所述电连接结构远离所述功能面的一侧表面；
其中，所述保护层覆盖所述第一导电层远离所述功能面的一侧表面，以及所述多个第一导电柱相对设置的侧面，所述多个第一导电柱远离所述芯片一侧表面从所述保护层中露出，且所述保护层为光刻胶层，所述保护层远离所述芯片的一侧与所述第一导电柱远离所述芯片的一侧齐平；或者，
所述保护层覆盖所述第一导电层远离所述芯片的一侧表面，以及所述多个第一导电柱相对的侧面和远离所述芯片的一侧表面，且所述保护层为刷胶形成的绝缘胶层或者所述保护层包括平坦化层和第二塑封层，所述平坦化层覆盖未被所述第一导电柱覆盖的所述第一导电层远离所述芯片一侧表面，所述第二塑封层覆盖所述平坦化层一侧，且所述多个第一导电柱相对设置的侧面和远离所述功能面一侧表面被所述第二塑封层覆盖。
5.根据权利要求4所述的芯片封装体，其特征在于，
所述第一导电柱的外侧面与所述第一导电层的外侧面齐平。
CN202010739108.8A 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体 Active CN111863792B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010739108.8A CN111863792B (zh) 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010739108.8A CN111863792B (zh) 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体

Publications (2)

Publication Number Publication Date
CN111863792A CN111863792A (zh) 2020-10-30
CN111863792B true CN111863792B (zh) 2022-06-21

Family

ID=72948209

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010739108.8A Active CN111863792B (zh) 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体

Country Status (1)

Country Link
CN (1) CN111863792B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835793A (zh) * 2014-02-11 2015-08-12 精材科技股份有限公司 晶片封装体及其制造方法
CN107104058A (zh) * 2017-06-21 2017-08-29 中芯长电半导体（江阴）有限公司 扇出型单裸片封装结构及其制备方法
CN107479229A (zh) * 2016-06-08 2017-12-15 三星显示有限公司 包括显示面板的显示装置和制造显示装置的方法
CN108010906A (zh) * 2017-11-29 2018-05-08 上海先方半导体有限公司 一种半导体器件封装结构及封装方法
CN110943041A (zh) * 2019-12-16 2020-03-31 山东砚鼎电子科技有限公司 一种侧面引出的半导体结构及其制造方法、堆叠结构
CN113066780A (zh) * 2021-03-23 2021-07-02 浙江集迈科微电子有限公司 转接板堆叠模组、多层模组和堆叠工艺

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI282158B (en) * 2002-10-11 2007-06-01 Siliconware Precision Industries Co Ltd Semiconductor package with ground-enhancing chip and fabrication method thereof
US10192841B2 (en) * 2017-01-03 2019-01-29 Nanya Technology Corporation Semiconductor package and method for preparing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835793A (zh) * 2014-02-11 2015-08-12 精材科技股份有限公司 晶片封装体及其制造方法
CN107479229A (zh) * 2016-06-08 2017-12-15 三星显示有限公司 包括显示面板的显示装置和制造显示装置的方法
CN107104058A (zh) * 2017-06-21 2017-08-29 中芯长电半导体（江阴）有限公司 扇出型单裸片封装结构及其制备方法
CN108010906A (zh) * 2017-11-29 2018-05-08 上海先方半导体有限公司 一种半导体器件封装结构及封装方法
CN110943041A (zh) * 2019-12-16 2020-03-31 山东砚鼎电子科技有限公司 一种侧面引出的半导体结构及其制造方法、堆叠结构
CN113066780A (zh) * 2021-03-23 2021-07-02 浙江集迈科微电子有限公司 转接板堆叠模组、多层模组和堆叠工艺

Also Published As

Publication number Publication date
CN111863792A (zh) 2020-10-30

Similar Documents

Publication Publication Date Title
US20120300412A1 (en) Memory Device and Fabricating Method Thereof
KR20010060343A (ko) 반도체 장치 및 반도체 장치 제조 방법
KR20140141474A (ko) 반도체 장치
CN111863791A (zh) 一种半导体封装体和芯片封装体
CN112736031A (zh) 转接板及其制作方法，半导体器件及其制作方法
CN111863641B (zh) 一种芯片封装方法
CN111554622A (zh) 一种芯片封装方法
CN111554613A (zh) 一种芯片封装方法
CN111554620A (zh) 一种芯片封装方法
CN112420641A (zh) 一种功率元件封装结构及其制备方法
CN111863792B (zh) 一种半导体封装体和芯片封装体
CN111863796B (zh) 一种半导体封装器件
CN111554618A (zh) 一种芯片封装方法
CN111554629A (zh) 一种芯片封装方法
CN111863640B (zh) 一种芯片封装方法
CN112992696A (zh) 堆叠芯片的封装方法和封装结构
CN111863790A (zh) 一种半导体封装器件
CN111554625A (zh) 一种芯片封装方法
CN111863795A (zh) 一种半导体封装体和芯片封装体
CN111883439B (zh) 一种芯片封装方法
CN111863793B (zh) 一种半导体封装器件和芯片互连方法
CN111554627B (zh) 一种芯片封装方法
CN111863717B (zh) 一种芯片互连方法
CN111863738B (zh) 一种半导体封装器件
CN111554615B (zh) 一种芯片封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant