KR100827495B1 - 칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및제조방법 - Google Patents

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Abstract

본 발명은 칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및 제조방법에 관한 것으로서, 외부 회로와 연결되기 위한 패드메탈을 가지는 반도체 소자의 패드부 구조에 있어서, 기판의 내부 회로부상에 전기적으로 접속되는 하부패드메탈이 형성되고, 하부패드메탈상에 제 1 절연층이 형성되며, 제 1 절연층상에 상부패드메탈이 내부 회로부와 전기적으로 접속되도록 형성되고, 상부패드메탈상에 제 2 절연층이 형성되며, 제 1 및 제 2 절연층에 하부 및 상부패드메탈을 외부로 노출시키기 위한 하부 및 상부오픈부가 각각 형성된다. 따라서, 본 발명은 반도체 칩의 내부 회로부를 외부 회로와 연결시키기 위한 패드메탈이 상.하층으로 배열됨으로써 상부패드메탈과 하부패드메탈간의 평면적인 간격을 줄일 수 있도록 하여 반도체 칩의 면적을 축소시킬 수 있는 효과를 가지고 있다.

Description

칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및 제조방법{PAD PART STRUCTURE OF A SEMICONDUCTOR DEVICE FOR DECREASING CHIP AREA AND MANUFACTURING METHOD THEREOF}
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 패드부 제조방법을 도시한 도면이고,
도 2는 종래의 기술에 따른 반도체 소자의 패드부 구조를 도시한 평면도이고,
도 3a 내지 도 3f는 본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 제조방법을 도시한 도면이고,
도 4는 본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 구조를 도시한 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 내부 회로부 102 : 제 3 절연층
103 : 하부패드메탈 104 : 제 1 절연층
105 : 상부패드메탈 106 : 제 2 절연층
107a : 상부오픈부 107b : 하부오픈부
108 : 리드선
본 발명은 칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및 제조방법에 관한 것으로서, 보다 상세하게는 반도체 칩의 내부 회로부를 외부 회로와 연결시키기 위한 패드메탈이 상.하층으로 배열됨으로써 반도체 칩의 면적을 축소시킬 수 있는 칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 노광공정, 확산공정, 식각공정, 화학기상증착공정 등 다양한 단위공정을 실시함으로써 제조되며, 이러한 단위공정을 통해 웨이퍼상에 다수의 칩이 형성되면, 이 칩들은 개개의 단위로 분할되어 패키지 공정을 통해서 상용을 위한 반도체 칩의 형태를 갖추게 된다. 이 때, 단위공정중에서 칩이 회로상으로 완성되면 형성된 칩을 보호하기 위해서 웨이퍼 표면에 절연막을 형성시키게 되고, 패키지 공정에서 반도체 칩의 내부 회로부를 외부의 회로와 서로 접속시키기 위하여 내부 회로부에 전기적으로 연결되는 패드메탈로 이루어지는 패드부를 마련하고, 패드부에 외부 회로와 접속될 리드선을 와이어본딩에 의해 연결시킨다.
종래의 반도체 소자의 패드부를 형성시키기 위한 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 패드부 제조방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판의 내부 회로부(11)상에 다수의 패드메탈(pad metal)(12)을 형성시킨다. 이를 위해 내부 회로부(11)상에 패드메탈(12)을 이루는 금속층을 형성시킨 다음 PR을 도포하고, 사진 공정에 의해 PR 패턴을 형성한 후 식각 공정에 의해 패드메탈(12)을 형성시킨다.
도 1b에 도시된 바와 같이, 패드메탈(12)은 수평으로 배열됨으로써 서로 절연을 위하여 패드메탈(12)과 함께 노출되는 내부 회로부(11)에 절연층(13)을 형성시키며, 도 1c에 도시된 바와 같이, 패드메탈(12)을 리드선으로 접속시키도록 노출시키기 위하여 패드메탈(12) 상면의 절연층(13)을 식각공정에 의해 제거함으로써 오픈부(14)를 형성한다.
이와 같은 종래의 기술에 따른 반도체 소자의 패드부 구조는 도 2에 도시된 바와 같이, 패드메탈(12)이 수평되게 배열됨으로써 이웃하는 패드메탈(12)간에 절연을 위하여 "d"와 같은 간격이 필연적으로 발생하게 된다.
그러나, 반도체 소자의 설계 경향이 칩 면적의 축소에 중점을 두고 있으며, 칩 축소(chip shrink), 컵 패드(cup pad) 구조가 그러한 경향을 단적으로 나타내는데, 종래의 반도체 소자의 패드부 구조로는 패드메탈(12)간의 간격이 필수적으로 발생하므로 이러한 칩 면적의 축소를 어렵게 하는 문제점을 가지고 있었다.
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체 칩의 내부 회로부를 외부 회로와 연결시키기 위한 패드메탈이 상.하층으로 배열됨으로써 상부패드메탈과 하부패드메탈간의 평면적인 간격을 줄일 수 있도 록 하여 반도체 칩의 면적을 축소시킬 수 있는 칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및 제조방법을 제공하는데 있다.
이와 같은 목적을 실현하기 위한 본 발명은, 외부 회로와 연결되기 위한 패드메탈을 가지는 반도체 소자의 패드부 구조에 있어서, 기판의 내부 회로부상에 전기적으로 접속되는 하부패드메탈이 형성되고, 하부패드메탈상에 제 1 절연층이 형성되며, 제 1 절연층상에 상부패드메탈이 내부 회로부와 전기적으로 접속되도록 형성되고, 상부패드메탈상에 제 2 절연층이 형성되며, 제 1 및 제 2 절연층에 하부 및 상부패드메탈을 외부로 노출시키기 위한 하부 및 상부오픈부가 각각 형성되고, 기판의 내부 회로부와 하부패드메탈사이에 제 3 절연층이 형성되는 것을 특징으로 한다.
또한, 본 발명은 외부 회로와 연결되기 위한 패드메탈을 가지는 반도체 소자의 패드부 제조방법에 있어서, 기판의 내부 회로부상에 전기적으로 접속되는 하부패드메탈을 형성하는 단계와, 하부패드메탈상에 제 1 절연층을 형성시키는 단계와, 제 1 절연층상에 상부패드메탈을 내부 회로부와 전기적으로 접속되도록 형성시키는 단계와, 상부패드메탈상에 제 2 절연층을 형성시키는 단계와, 제 1 및 제 2 절연층에 상부 및 하부패드메탈을 외부로 노출시키기 위한 상부 및 하부오픈부를 각각 형성시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 제조방법을 도시한 도면이고, 도 4는 본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 구조를 도시한 평면도이다. 도시된 바와 같이, 본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 구조는 외부 회로와 연결시켜주기 위한 접속단자의 역할을 하는 금속재질로 이루어지는 패드메탈(103,105)을 가지는 반도체 소자의 패드부 구조로서, 기판의 내부 회로부(101)상에 하부패드메탈(103), 제 1 절연층(104), 상부패드메탈(105) 및 제 2 절연층(106)이 순차적으로 적층되고, 제 1 및 제 2 절연층(104,106)에 하부 및 상부패드메탈(103,105)을 외부로 노출시키기 위한 하부 및 상부오픈부(107b,107a)가 형성된다.
기판의 내부 회로부(101)는 반도체 칩의 회로를 이루는 메탈라인이며, 상측에 형성되는 하부패드메탈(103)과의 사이에 절연을 위한 제 3 절연층(102)이 형성된다.
제 3 절연층(102)은 하부패드메탈(103)이 내부 회로부(101)의 정해진 부위에만 전기적으로 연결되도록 하는 절연기능을 하게 되며, 일예로 IMD Oxide로 이루어질 수 있다.
하부패드메탈(103)은 제 3 절연층(102)에 의해 내부 회로부(101)로부터 절연시 내부 회로부(101)의 소정 부위에 컨택홀 등에 의해 전기적으로 연결된다.
제 1 절연층(104)은 하부패드메탈(103)과 함께 제 3 절연층(102)을 덮음으로써 하부패드메탈(103)을 외부로부터 절연시킴과 아울러 보호하게 되는데, 일예로 실리콘 질화막으로 이루어질 수 있다.
상부패드메탈(105)은 제 1 절연층(104)상에 형성되며, 컨택홀 등에 의해 제 1 절연층(104) 및 제 3 절연층(102)을 통과하여 내부 회로부(101)의 소정 부위에 전기적으로 접속된다.
한편, 상부패드메탈(105)과 하부패드메탈(103)은 서로 평면적으로 겹쳐지는 것을 회피하도록 형성됨이 바람직하다. 따라서, 상부패드메탈(105)과 하부패드메탈(103) 각각에 연결되는 리드선(08)간의 간섭을 줄일 수 있다. 또한, 상부패드메탈(105)의 측부가 인접하는 하부패드메탈(103)의 측부와 도 3b 내지 도 3f에 도시된 바와 같이, 수직을 이루도록 상부패드메탈(105) 및 하부패드메탈(103)을 형성시킴이 바람직하다. 따라서, 상부패드메탈(105)과 하부패드메탈(103)이 비록 형성되는 높이는 다르지만, 평면적으로는 접하게 됨으로써 웨이퍼상의 칩 면적을 보다 감소시키게 된다.
제 2 절연층(106)은 상부패드메탈(105)뿐만 아니라 노출되는 제 1 절연층(104)을 덮도록 형성됨으로써 상부패드메탈(105)을 절연시킴과 아울러 보호하게 되며, 일예로 실리콘 산화막으로 이루어질 수 있다.
하부 및 상부오픈부(107b,107a)는 제 1 및 제 2 절연층(104,106)에 형성됨으로써 각각 하부패드메탈(103)과 상부패드메탈(105)을 외부로 노출시키며, 이로 인해 하부패드메탈(103)과 상부패드메탈(105)은 외부 회로와 전기적으로 연결되기 위한 리드선(108)이 와이어본딩에 의해 접속된다.
본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 제조방법은 크게, 하부패드메탈을 형성하는 단계와, 제 1 절연층을 형성시키는 단계와, 상부패드 메탈을 형성시키는 단계와, 제 2 절연층을 형성시키는 단계와, 상부 및 하부오픈부를 형성시키는 단계를 포함하며, 각각의 단계를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a에 도시된 바와 같이, 기판의 내부 회로부(101)상에 전기적으로 접속되는 하부패드메탈(103)을 형성시킨다. 하부패드메탈(103)은 상부패드메탈(104)과 내부 회로부(101)를 외부 회로와 연결시켜 주는 접속단자의 역할을 하며, 금속재질로 이루어지는데, 하부패드메탈(103)을 형성하기 위하여 하부패드메탈(103)을 이루는 금속층을 형성하고, 금속층에 PR을 도포하여 사진 현상에 의해 PR 패턴을 형성한 다음 식각공정에 의해 하부패드메탈(103)을 형성하게 된다.
한편, 하부패드메탈(103)을 형성시키기 이전에 기판의 내부 회로부(101)상에 제 3 절연층(102)을 형성시키는 단계를 실시할 수 있으며, 제 3 절연층(102)에 의해서 하부패드메탈(103)이 내부 회로부(101)의 정해진 부위에만 전기적으로 연결되도록 하는 절연기능을 하며, 일예로 IMD Oxide로 이루어질 수 있다.
도 3b에 도시된 바와 같이, 내부 회로부(101)상에 하부패드메탈(103)이 형성되면, 하부패드메탈(103) 및 노출되는 제 3 절연층(102)에 일예로 실리콘질화막과 같은 제 1 절연층(104)을 증착공정에 의해 형성시킨다. 제 1 절연층(104)이 형성되면, 제 1 절연층(104)상에 상부패드메탈(105)을 컨택홀 등에 의해 내부 회로부(101)와 전기적으로 접속되도록 형성시킨다. 이 때, 상부패드메탈(105)은 하부패드메탈(103)과 마찬가지로 PR 도포, 사진 형상, 식각공정에 의해 형성된다.
한편, 상부패드메탈(105)을 형성시키는 단계는 상부패드메탈(105)을 하부패 드메탈(103)과 평면적으로 겹쳐지는 것을 회피하도록 형성시킴이 바람직하다. 따라서, 상부패드메탈(105)과 하부패드메탈(103) 각각에 접속되는 리드선(108)끼리의 간섭을 줄일 수 있다.
상부패드메탈을 형성시키는 단계는 상부패드메탈(105)의 측부가 인접하는 하부패드메탈(103)의 측부와 도 3b 내지 도 3f에 도시된 바와 같이, 수직을 이루도록 상부패드메탈(105)을 형성시킴이 바람직하다. 따라서, 상부패드메탈(105)과 하부패드메탈(103)이 비록 형성되는 높이는 다르지만, 평면적으로는 접하게 됨으로써 웨이퍼상의 칩 면적을 보다 감소시키게 된다.
도 3c에 도시된 바와 같이, 상부패드메탈(105)이 형성되면, 상부패드메탈(105)은 물론 노출되는 제 1 절연층(104)상에 제 2 절연층(106), 예컨대 실리콘질화막을 증착공정에 의해 형성시킨다.
제 2 절연층(106)이 형성되면, 제 1 및 제 2 절연층(104,106)에 상부 및 하부패드메탈(105,103)을 외부로 노출시키기 위한 상부 및 하부오픈부(107a,107b)를 각각 형성시킨다. 이를 위해 도 3d에 도시된 바와 같이, 식각공정에 의해 상부패드메탈(105)의 상면을 개방시키는 상부오픈부(107a)를 형성시킴은 물론 하부패드메탈(103)의 상측에 위치하는 제 2 절연층(106)을 제거하고, 도 3e에 도시된 바와 같이, 식각공정에 의해 하부패드메탈(103)의 상면을 개방시키는 하부오픈부(107b)를 형성시키며, 도 3f에 도시된 바와 같이, 상부오픈부(107a) 및 하부오픈부(107b)를 통하여 개방된 상부패드메탈(105) 및 하부패드메탈(103) 각각에 리드선(108)을 와이어본딩에 의해 접속시키게 된다.
이상과 같이 본 발명의 바람직한 실시예에 따르면, 반도체 칩의 내부 회로부를 외부 회로와 연결시키기 위한 패드메탈(103,105)이 상.하층으로 배열됨으로써 도 4에 도시된 바와 같이, 상부패드메탈(105)과 하부패드메탈(103)간의 평면적인 간격을 줄일 수 있도록 하여 반도체 칩의 면적을 축소시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및 제조방법은 반도체 칩의 내부 회로부를 외부 회로와 연결시키기 위한 패드메탈이 상.하층으로 배열됨으로써 상부패드메탈과 하부패드메탈간의 평면적인 간격을 줄일 수 있도록 하여 반도체 칩의 면적을 축소시킬 수 있는 효과를 가지고 있다.
이상에서 설명한 것은 본 발명에 따른 칩의 면적 축소를 위한 반도체 소자의 패드부 구조 및 제조방법은 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (8)

  1. 외부 회로와 연결되기 위한 패드메탈을 가지는 반도체 소자의 패드부 구조에 있어서,
    기판의 내부 회로부상에 전기적으로 접속되는 하부패드메탈이 형성되고,
    상기 하부패드메탈상에 제 1 절연층이 형성되며,
    상기 제 1 절연층상에 상부패드메탈이 상기 내부 회로부와 전기적으로 접속되도록 형성되고,
    상기 상부패드메탈상에 제 2 절연층이 형성되며,
    상기 제 1 및 제 2 절연층에 상기 하부 및 상부패드메탈을 외부로 노출시키기 위한 하부 및 상부오픈부가 각각 형성되고,
    상기 기판의 내부 회로부와 상기 하부패드메탈사이에 제 3 절연층이 형성되는 것
    을 특징으로 하는 칩의 면적 축소를 위한 반도체 소자의 패드부 구조.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 상부패드메탈과 상기 하부패드메탈은,
    서로 평면적으로 겹쳐지는 것을 회피하도록 형성되는 것
    을 특징으로 하는 칩의 면적 축소를 위한 반도체 소자의 패드부 구조.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 상부패드메탈과 상기 하부패드메탈은,
    서로 인접하는 측부가 수직을 이루도록 배열되는 것
    을 특징으로 하는 칩의 면적 축소를 위한 반도체 소자의 패드부 구조.
  5. 외부 회로와 연결되기 위한 패드메탈을 가지는 반도체 소자의 패드부 제조방법에 있어서,
    기판의 내부 회로부상에 전기적으로 접속되는 하부패드메탈을 형성하는 단계와,
    상기 하부패드메탈상에 제 1 절연층을 형성시키는 단계와,
    상기 제 1 절연층상에 상부패드메탈을 상기 내부 회로부와 전기적으로 접속되도록 형성시키는 단계와,
    상기 상부패드메탈상에 제 2 절연층을 형성시키는 단계와,
    상기 제 1 및 제 2 절연층에 상기 상부 및 하부패드메탈을 외부로 노출시키기 위한 상부 및 하부오픈부를 각각 형성시키는 단계
    를 포함하는 칩의 면적 축소를 위한 반도체 소자의 패드부 제조방법.
  6. 제 5 항에 있어서,
    상기 하부패드메탈을 형성시키는 단계 이전에 상기 기판의 내부 회로부상에 제 3 절연층을 형성시키는 단계를 실시하는 것
    을 특징으로 하는 칩의 면적 축소를 위한 반도체 소자의 패드부 제조방법.
  7. 제 5 항에 있어서,
    상기 상부패드메탈을 형성시키는 단계는,
    상기 상부패드메탈을 상기 하부패드메탈과 평면적으로 겹쳐지는 것을 회피하도록 형성시키는 것
    을 특징으로 하는 칩의 면적 축소를 위한 반도체 소자의 패드부 제조방법.
  8. 제 5 항 또는 제 7 항에 있어서,
    상기 상부패드메탈을 형성시키는 단계는,
    상기 상부패드메탈의 측부가 인접하는 상기 하부패드메탈의 측부와 수직을 이루도록 상기 상부패드메탈을 형성시키는 것
    을 특징으로 하는 칩의 면적 축소를 위한 반도체 소자의 패드부 제조방법.
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