CN109698175A - 半导体结构及其制造方法 - Google Patents

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Abstract

本揭露实施例涉及一种半导体结构及其制造方法。半导体装置包含第一衬底、至少一第一接合垫、以及至少一第二接合垫。所述第一衬底包含第一表面，所述第一接合垫位于所述第一衬底上，所述第二接合垫位于所述第一衬底上。所述第一接合垫包含第一宽度，所述第二接合垫包含第二宽度。所述第二宽度实质上不同于所述第一宽度。

Description

半导体结构及其制造方法
技术领域
本揭露实施例涉及一种半导体结构及其制造方法。
背景技术
半导体装置使用于各种电子应用中，例如个人计算机、移动电话、数码相机以及其它电子设备。通过在半导体衬底上方依次沉积材料的绝缘或介电层、导电层以及半导电层，并使用光刻技术图案化各个材料层以在其上方形成电路组件及元件来典型地制造半导体装置。许多集成电路通常制造于单个半导体晶片上，并通过沿着集成电路间的划线锯切来分割晶片上的个别裸片。个别裸片通常分别封装，例如封装于多芯片模块或其它封装类型中。
通过不断缩小最小构件尺寸来允许更多组件集成于给定区域中，半导体产业持续改进各种电子组件(如晶体管、二极管、电阻器、电容器等)的积体密度。在一些应用中，这些较小的电子组件也需要较小的封装体，其使用相较于以往封装体更小的面积。
三维集成电路(three dimension integrated circuits，以下简称3DIC)，如堆叠式封装(package-on-package，以下简称PoP)及系统封装(system-in-package，以下简称SiP)，将多个半导体芯片彼此堆叠，为半导体封装的近期发展。举例来说，有些3DIC由于减少了堆叠裸片间的互连长度而提供改进的积体密度，以及如更快的速度、更高的带宽的其它优势。然而，3DIC仍有许多挑战。
发明内容
根据本揭露的一实施例，一种半导体结构包含第一衬底、至少一第一接合垫以及至少一第二接合垫。所述第一衬底包含第一表面，所述第一接合垫位于所述第一表面上并包含第一宽度，所述第二接合垫位于所述第一表面上并包含第二宽度。其中所述第二宽度实质上不同于所述第一宽度。
根据本揭露的另一实施例，一种半导体结构包含第一衬底、多个第一接合垫以及多个第二接合垫。所述第一衬底包含第一表面，所述第一接合垫位于所述第一表面上，以及所述第二接合垫位于所述第一表面上。其中所述多个第一接合垫彼此间隔第一距离并布置于多个行中，至少所述第二接合垫中的一者位于所述行并邻接所述行一端点处的第一接合垫，且位于所述行所述端点上的所述第一接合垫与所述第二接合垫之间的第二距离实质上不同于所述第一距离。
根据本揭露的又一实施例，一种用以形成半导体结构的方法包含提供衬底、形成多个开口以及放置导电材料以填充所述多个开口。所述衬底包含第一表面，所述多个开口位于所述第一表面的上方。其中所述多个开口包含多个第一开口以及多个第二开口，且所述第一开口的第一宽度实质上不同于所述第二开口的第二宽度。
附图说明
根据以下的详细描述并配合附图进行阅读可以最佳地理解本揭露实施例的各个方面。应注意，根据产业的标准作法，各构件并未按照比例绘制。事实上，为了讨论的清楚，各构件的尺寸可被任意增加或减少。
图1A及1B是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图，其中图1A是所述半导体结构的平面图，图1B是所述半导体结构的剖面图。
图2到3是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图。
图4是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图。
图5是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图。
图6A及6B是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图，其中图6A是所述半导体结构的平面图，图6B是所述半导体结构的剖面图。
图7A及7B是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图，其中图7A是所述半导体结构的平面图，图7B是所述半导体结构的剖面图。
图8到9是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图。
图10是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图。
图11A及11B是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图，其中图11A是所述半导体结构的平面图，图11B是所述半导体结构的剖面图。
图12是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图。
图13是根据本揭露实施例的一些实施例表示用以制造半导体结构的方法的流程图。
图14到15说明半导体结构在各个制造阶段的剖面图，所述各个制造阶段是根据本揭露实施例在一些实施例中的各个方面而构建。
图16是根据本揭露实施例的一些实施例表示用以制造半导体结构的方法的流程图。
图17到18说明半导体结构在各个制造阶段的剖面图，所述各个制造阶段是根据本揭露实施例在一些实施例中的各个方面而构建。
图19是根据在一些实施例中本揭露实施例的各个方面的半导体结构的示意图。
具体实施方式
以下揭露提供许多不同实施例或示例，可用于实现本揭露实施例的不同特征。以下将描述元件及布置的特定示例以简化本揭露实施例。当然，这些仅为示例而并非旨在限制本揭露实施例。例如，以下描述的第一构件形成于第二构件的上方或之上，其可包含第一构件与第二构件直接接触的实施例，也可包含第一构件与第二构件之间形成额外构件使得第一构件与第二构件并非直接接触的实施例。此外，本揭露实施例于各个示例中重复使用参考数字及/或字符。这种重复是为了简化及清楚，而非描述各实施例及/或布置间的关系。
此外，空间相对用语，如“下面”、“以下”、“下部”、“上面”、“上部”、“上方”等，在本文中用于简化描述，以描述如附图中所示的一元件或特征与另一元件或特征间的关系。除了描绘于附图中的方位外，空间相对用语还包含元件在使用中或操作下的不同方位。设备可以其它方式定向(旋转90度或处于其它方位上)，而本文中使用的空间相对描述词可相应地进行解释。
本文使用的用语如“第一”、“第二”以及“第三”描述各元件、组件、区域、层以及/或区段，这些元件、组件、区域、层以及/或区段不应受这些用语限制。这些用语仅用于将一元件、组件、区域、层或区段与另一者区分。除非内文清楚指出，否则本文使用的用语如“第一”、“第二”以及“第三”不意味顺序或次序。
本文使用的“近似地”、“实质上地”、“实质上的”以及“约”的用语用以描述及说明小的变化。当这些用语与一事件或情形结合使用时，其可指明确发生所述事件或情形的情况，以及极近似于发生所述事件或情形的情况。例如，当这些用语与一数值结合使用时，其可指小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。例如，如果两个数值间的差异小于或等于所述两个数值的平均值的±10％，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％，所述两个数值可被视为“实质上地”相同或相等。例如，“实质上地”平行可指相对于0°的小于或等于±10％的角度变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％的角度变化范围。例如，“实质上地”垂直可指相对于90°的小于或等于±10％的角度变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％的角度变化范围。
本揭露实施例还可包含其它构件及过程。例如，可包含测试结构以帮助验证测试3D封装或3DIC装置。举例来说，测试结构可包含测试垫，其形成于重布层(redistributionlayer，以下简称RDL)中或衬底上方，所述衬底允许3D封装或3DIC的测试、探针及/或测试卡的使用、及其它相同者。可对中间结构及最终结构实施验证测试。此外，本文所揭露的结构及方法可与测试方法结合使用，所述测试方法结合已知良好裸片的中间验证来增加产量及减少成本。
集成电路的制造经常涉及将装置裸片接合到封装衬底。典型的接合过程是使用拾取并放置工具(pick-and-place tool)来将裸片逐个拾取、放置并堆叠到封装组件上方。典型的真空拾取并放置工具(vacuum pick-and-place tool)使用真空来将裸片拾取并附着到所述工具的拾取头。所述工具通常会提供拾取头以与裸片的大部分表面积接触。然而，在将裸片放置到封装衬底上时，裸片的边缘通常会向上弯折，因此在裸片边缘附近的接合垫可能会向外偏移。此外，偏移的接合垫可能无法与封包衬底上的相应垫对齐。因此，裸片上的偏移接合垫与封装衬底上的相应垫之间的电连结会失败，半导体封装的性能及可靠度因而受负面影响。
本发明实施例的一个或多个实施方案现在将参考附图而描述于下，其中本文使用相同的参考数字来指相同的元件，且图示的结构并不必然按照比例绘制。本文使用的“裸片(die)”及“芯片(chip)”的用语可以交换使用。
本文使用的“晶片(wafer)”及“衬底(substrate)”的用语包含任何根据本发明实施例具有一暴露表面而有一层沉积到所述表面上的结构，举例来说，其形成如RDL的电路结构。衬底的用语应理解为包含半导体晶片，但并不限制于此。衬底的用语还用以指在制造期间的半导体结构，并包含已制造于其上的其它层。
图1A及1B是根据在一些实施例中本揭露实施例的各个方面说明半导体结构100的示意图，图1A是半导体结构100的平面图，图1B是所述半导体结构100的剖面图。半导体结构100，例如裸片，可与另一半导体结构或封装组件垂直接合以形成3DIC封装。半导体结构100可包含衬底102，衬底102可包含硅、硅化锗(silicon germanium)、碳化硅(siliconcarbon)、III-V族化合物半导体材料或其它类似者。衬底102可包含有源组件或电路，例如导电构件、注入区域、电阻器、电容器以及其它半导体元件，如晶体管、二极管等。举例来说，在一些实施例中，这些有源组件或电路可于前段工艺(front-end-of-line，以下简称FEOL)步骤中形成于衬底102之上。举例来说，在一些实施例中，互连结构(未于附图中显示)可于后段工艺(back-end-of-line，以下简称BEOL)步骤中形成于衬底102的第一表面104之上。互连结构包含导电构件，例如导电线路以及形成于绝缘材料中的通路。在一些实施例中，绝缘材料可包含多个介电层。
半导体结构100进一步包含多个第一接合垫110以及多个第二接合垫120，第一接合垫110及第二接合垫120位于衬底102的第一表面104上方。一些通路将第一接合垫110及第二接合垫120电耦合到互连结构中的导电线路，再透过导电线路将第一及第二接合垫110及120电耦合到衬底102上的电路。通路还可耦合位于不同层中的导电线路。导电线路及通路可包含典型用于BEOL步骤的导电材料，如铜(Cu)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其多层或组合。在本揭露的一些实施例中，第一接合垫110及第二接合垫120形成于互连结构的最上介电层106中，所述互连结构位于衬底102的第一表面104的上方。
参照图1A及1B，在本揭露的一些实施例中，半导体结构100在平面图中一般为包含长度140及宽度142的方形。布置第一接合垫110及第二接合垫120以形成如图1A所示的行列阵列。举例来说，沿着第一方向D1方向布置第一接合垫110及第二接合垫120以形成多个行，还沿着第二方向D2方向布置第一接合垫110及第二接合垫120以形成多个列，第二方向D2与第一方向D1垂直。在本揭露的一些实施例中，第一接合垫110位于中央区域150中，第二接合垫120位于边缘区域152中，边缘区域152围绕中央区域150。换句话说，如图1A所示，第二接合垫120的位置邻接衬底102的边缘及/或角落。在本揭露的一些实施例中，边缘区域152的宽度144可等同于或小于半导体结构100的长度140及/或宽度142的十分之一，但并不限制于此。
再参照图1A及1B，第一接合垫110及第二接合垫120可包含各种形状。例如，第一接合垫110及第二接合垫120可为圆形、椭圆形、四边形、八边形或多边形，但不限制于此。各个第一接合垫110皆包含第一宽度W1，各个第二接合垫120皆包含第二宽度W2。在一些实施例中，第一接合垫110的第一宽度W1实质上不同于第二接合垫120的第二宽度W2。在本揭露的一些实施例中，第二宽度W2实质上大于第一宽度W1。换句话说，至少有一个包含第二宽度W2的第二接合垫120，其第二宽度W2实质上不同于第一接合垫110的第一宽度W1。在本揭露的一些实施例中，第一宽度W1与第二宽度W2间的差ΔW可与半导体结构100的尺寸及/或厚度有关。举例来说，ΔW可与半导体结构100的尺寸正相关，但不限制于此。举例来说，ΔW可与半导体结构100的厚度负相关，但不限制于此。在本揭露的一些实施例中，第二接合垫120的第二宽度W2小于5微米(μm)，但不限制于此。
再参照图1A及1B，至少一第二接合垫120邻接第一接合垫110。在本揭露的一些实施例中，同一列或同一行中的邻接的两个第一接合垫110，其间包含距离d1，第二接合垫120与其邻接的第一接合垫110之间包含距离d2。在一些实施例中，距离d2实质上小于距离d1。
参照图2到3，其是根据在一些实施例中本揭露实施例的各个方面说明半导体结构的示意图。应理解，为了清楚与简化，图1A到1B以及图2到3中的相似构件使用相同的参考数字。此外，图1A到1B以及图2到3中的相似元件可包含相似材料，因此为求简洁而省略这些细节。如图2到3所示，在本揭露的一些实施例中，半导体结构100可与另一半导体结构200接合以形成半导体封装300。半导体结构200可包含半导体结构或封装组件。在本揭露的一些实施例中，半导体结构200可为封装衬底长条、中介层晶片、封装晶片、装置晶片或其它相同者。
在本揭露的一些实施例中，半导体结构200可包含第二衬底202。第二衬底202可包含有源组件或电路，例如导电构件、注入区域、电阻器、电容器以及其它半导体元件，如晶体管、二极管等。举例来说，在一些实施例中，这些有源组件或电路可于FEOL步骤中形成于衬底202之上。举例来说，在一些实施例中，互连结构(未于附图中显示)可于BEOL步骤中形成于第二衬底202的第二表面204之上。如前所述，互连结构包含导电构件，例如导电线路以及形成于绝缘材料中的通路。在一些实施例中，绝缘材料可包含多个介电层。半导体结构200包含多个第三接合垫210，第三接合垫210位于第二衬底202的第二表面204之上。一些通路将第三接合垫210电耦合到互连结构中的导电线路，再透过导电线路将第三接合垫210电耦合到第二衬底202上的电路。这些通路还可耦合位于不同层中的导电线路。导电线路及通路可包含典型用于BEOL步骤中的导电材料。在本揭露的一些实施例中，第三接合垫210形成于互连结构的最上介电层206中，所述互连结构位于第二衬底202的第二表面204的上方。
再参照图2到3，在本揭露的一些实施例中，布置第三接合垫210以形成行列阵列。第三接合垫210可包含如前所述的各种形状，因此为求简化而省略这些细节。如图2到3所示，各个第三接合垫210皆包含第三宽度W3。在本揭露的一些实施例中，第三接合垫210的第三宽度W3可与第一接合垫110的第一宽度W1相同。在本揭露的一些实施例中，第三接合垫210的第三宽度W3可不同于第一接合垫110的第一宽度W1。在本揭露的另一些实施例中，第二接合垫120的第二宽度W2实质上大于第三接合垫210的第三宽度W3。此外，在本揭露的另一些实施例中，邻接的两个第三接合垫210间的距离d3可与邻接的两个第一接合垫110间的距离d1相同。
参照图2到3，使用拾取并放置工具以将半导体结构100拾取、放置并堆叠到半导体结构200上方。图2说明拾取并放置工具的拾取头700，布置衬底102的第一表面104以面向第二衬底202的第二表面204。提供拾取头700以与半导体结构100的大部分表面积接触，因此半导体结构100的边缘可能向上弯曲。因此，如图2所示，第二接合垫120可向外偏移，第二接合垫120位于半导体结构100的边缘区域152中，因此偏移的第二接合垫120与其邻接的第一接合垫110间的距离d2'会大于原本的距离d2。
参照图3，接着通过混合接合将半导体结构100接合到半导体结构200。在混合接合中，半导体结构100的第一接合垫110及第二接合垫120接合到半导体结构200的第三接合垫210，半导体结构100的介电层106接合到半导体结构200的介电层206。如图3所示，半导体结构200的第三接合垫210垂直对齐并接触第一接合垫110，第一接合垫110位于半导体结构100的中央区域150中。更重要地，虽然第二接合垫120可能于拾取并放置步骤期间向外偏移，如图3所示，由于扩大的第二接合垫120至少与第三接合垫210部分地接触，无法对齐的问题可被忽略。因此，建立了半导体结构100与半导体结构200间的电连结。
图4是根据在一些实施例中本揭露实施例的各个方面说明另一半导体结构310的示意图。应理解，为了清楚与简化，图3及4中的相似构件使用相同的参考数字。此外，图3及4中的相似元件可包含相似材料，因此为求简洁而省略这些细节。如图4所示，在本揭露的一些实施例中，半导体结构100可与另一半导体结构200a接合以形成半导体封装310。相似于半导体结构200，半导体结构200a可包含半导体结构或封装组件，因此以下仅就两者间的差异详细说明。半导体结构200a包含多个第三接合垫210及多个第四接合垫220，第三接合垫210及第四接合垫220形成于互连结构的最上介电层206中，所述互连结构位于衬底202的第二表面204的上方。
参照图4，在本揭露的一些实施例中，布置第三接合垫210及第四接合垫220以形成行列阵列。在本揭露的一些实施例中，第四接合垫220围绕第三接合垫210。第三接合垫210及第四接合垫220可包含如前所述的各种形状，因此为求简化而省略这些细节。各个第三接合垫210皆包含第三宽度W3，各个第四接合垫220皆包含第四宽度W4。在一些实施例中，第三接合垫210的第三宽度W3实质上不同于第四接合垫220的第四宽度W4。在本揭露的另一些实施例中，第四宽度W4实质上大于第三宽度W3。换句话说，至少有一个包含第四宽度W4的第四接合垫220，其第四宽度W4实质上不同于第三接合垫210的第三宽度W3。在一些实施例中，第二宽度W2实质上与第四宽度W4相同。
再参照图4，使用拾取并放置工具以将半导体结构100拾取、放置并堆叠到半导体结构200a上方。在本揭露的一些实施例中，提供拾取头(未于附图中显示)是为了与半导体结构100的大部分表面积接触，因而半导体结构100的边缘可能向上弯曲。因此，第一接合垫110可垂直地对齐第三接合垫210。然而，第二接合垫120可能向外偏移，第二接合垫120位于半导体结构100的边缘区域152中，因此偏移的第二接合垫120与其邻接的第一接合垫110间的距离d2'会大于原本的距离d2。
再参照图4，接着通过混合接合将半导体结构100接合到半导体结构200a以形成半导体封装310。在混合接合中，半导体结构100的第一接合垫110接合到半导体结构200a的第三接合垫210，半导体结构100的第二接合垫120接合到半导体结构200a的第四接合垫220，半导体结构100的介电层106接合到半导体结构200a的介电层206。更重要地，虽然第二接合垫120可能于拾取并放置步骤的期间向外偏移，如图4所示，由于扩大的第二接合垫120至少与第四接合垫220部分地接触，无法对齐的问题可被忽略。因此，建立了半导体结构100与半导体结构200a间的电连结。
图5是根据在一些实施例中本揭露实施例的各个方面说明另一半导体结构320的示意图。应理解，为了清楚与简化，图3及5中的相似构件使用相同的参考数字。此外，图3及5中的相似元件可包含相似材料，因此为求简洁而省略这些细节。在本揭露的一些实施例中，提供半导体结构100a。半导体结构100a可包含相似于半导体结构100的半导体结构，因此以下仅就两者间的差异详细说明。在本揭露的一些实施例中，第一接合垫110包含第一宽度W1，第二接合垫120a包含第二宽度W2'，第二宽度W2'与第一宽度W1相同。在一些实施例中，半导体结构200a的第四接合垫220的第四宽度W4实质上大于第一宽度W1、第二宽度W2'或第三宽度W3。
参照图5，使用拾取并放置工具以将半导体结构100a拾取、放置并堆叠到半导体结构200a上方。在本揭露的一些实施例中，提供拾取头(未于附图中显示)是为了与半导体结构100a的大部分表面积接触，因而半导体结构100a的边缘可能向上弯曲。因此，第一接合垫110可垂直地对齐第三接合垫210。然而，第二接合垫120a可能向外偏移，第二接合垫120a位于半导体结构100a的边缘区域152中，因此偏移的第二接合垫120a与其邻接的第一接合垫110间的距离d2'会大于原本的距离d2。
再参照图5，接着通过混合接合将半导体结构100a接合到半导体结构200a以形成半导体封装320。在混合接合中，半导体结构100a的第一接合垫110接合到半导体结构200a的第三接合垫210，半导体结构100的第二接合垫120a接合到半导体结构200a的第四接合垫220，半导体结构100a的介电层106接合到半导体结构200a的介电层206。更重要地，虽然第二接合垫120a可能于拾取并放置步骤期间向外偏移，如图5所示，由于扩大的第二接合垫120a至少与第四接合垫220部分地接触，无法对齐的问题可被忽略。因此，建立了半导体结构100a与半导体结构200a间的电连结。
图6A及6B是根据在一些实施例中本揭露实施例的各个方面说明半导体结构100b的示意图。应理解，为了清楚与简化，图1A到1B及图6A到6B中的相似构件使用相同的参考数字。此外，图1A到1B及图6A到6B中的相似元件可包含相似的材料，因此为求简洁而省略这些细节。半导体结构100b可相似于半导体结构100，因此以下仅就两者间的差异详细说明。在一些实施例中，半导体结构100b可包含多个第一接合垫110、多个第二接合垫120以及多个第五接合垫130，第五接合垫130位于衬底102的第一表面104的上方。在本揭露的一些实施例中，第一接合垫110、第二接合垫120以及第五接合垫130形成于互连结构的最上介电层106中，所述互连结构位于衬底102的第一表面104的上方。
参照图6A及6B，在本揭露的一些实施例中，半导体结构100b在平面图中一般为包含长度140及宽度142的方形。布置第一接合垫110、第二接合垫120以及第五接合垫130以形成如图6A所示的行列阵列。举例来说，沿着第一方向D1方向布置第一接合垫110、第二接合垫120以及第五接合垫130以形成多个行，还沿着第二方向D2方向布置第一接合垫110、第二接合垫120以及第五接合垫130以形成多个列，第二方向D2与第一方向D1垂直。在本揭露的一些实施例中，第一接合垫110位于中央区域150中，第二接合垫120位于边缘区域152中，边缘区域152围绕中央区域150，第五接合垫130位于中间区域154中，中间区域154位于中央区域150与边缘区域152之间。如图6A所示，第二接合垫120的位置邻接衬底102的边缘及/或角落。在本揭露的一些实施例中，边缘区域152的宽度144可等同于或小于半导体结构100b的长度140及/或宽度142的十分之一，但并不限制于此。在本揭露的一些实施例中，中间区域154的宽度146也可等同于或小于半导体结构100b的长度140及/或宽度142的十分之一，但并不限制于此。
再参照图6A及6B，第一接合垫110、第二接合垫120以及第五接合垫130可包含如前所述的各种形状，因此为求简化而省略这些细节。各个第一接合垫110皆包含第一宽度W1，各个第二接合垫120皆包含第二宽度W2，各个第五接合垫130皆包含第五宽度W5。在本揭露的一些实施例中，第一宽度W1、第二宽度W2以及第五宽度W5可实质上不相同。在本揭露的一些实施例中，第五宽度W5实质上大于第一宽度W1，第二宽度W2实质上大于第五宽度W5。换句话说，第二接合垫120位于边缘区域152中，其具有最大的宽度，第一接合垫110位于中央区域150中，其具有最小的宽度，第五接合垫130位于中间区域154中，其具有介于最大宽度与最小宽度之间的宽度。可归结为，从中央区域150到边缘区域152，接合垫的宽度可向外增加。在本揭露的一些实施例中，第二接合垫120的第二宽度W2小于5μm，但不限制于此。
此外，中间区域154可进一步包含第一中间区域1541到第n个中间区域154n，第n个中间区域154n围绕第n-1个中间区域154(n-1)。第n个中间区域154n中的接合垫包含大于第n-1个中间区域154(n-1)中的接合垫的宽度。换句话说，如果有需要，位于中央区域150与边缘区域152间的接合垫的宽度可向外增加。
如前所述，半导体结构100b可接合到另一半导体结构。在本揭露的一些实施例中，使用拾取并放置工具以将半导体结构100b拾取、放置并堆叠到另一半导体结构上方。因此，提供拾取头(未于附图中显示)以与半导体结构100b的大部分表面积接触，因此半导体结构100b的边缘可能向上弯曲。因此，第二接合垫120及第五接合垫130可能向外偏移，第二接合垫120位于半导体结构100b的边缘区域152中，第五接合垫130位于中间区域154中。然而，由于扩大的第二接合垫120以及扩大的第五接合垫130至少与另一半导体结构的接合垫部分地接触，无法对齐的问题可被忽略，因此建立了电连结。
图7A及7B是根据在一些实施例中本揭露实施例的各个方面说明半导体结构400的示意图，图7A是半导体结构400的平面图，图7B是半导体结构400的剖面图。应理解，图1A到1B及图7A到7B中的相似元件可包含相似材料，因此为求简洁而省略这些细节。在本揭露的一些实施例中，提供半导体结构400。半导体结构400，例如裸片，可与另一半导体结构或封装组件垂直接合以形成3DIC封装。半导体结构400可包含衬底402，衬底402可包含有源组件或电路，例如导电构件、注入区域、电阻器、电容器以及其它半导体元件，如晶体管、二极管等。举例来说，在一些实施例中，这些有源组件或电路可于FEOL步骤中形成于衬底402之上。举例来说，在一些实施例中，互连结构(未于附图中显示)可于BEOL步骤中形成于衬底402的第一表面404之上。互连结构包含导电构件，例如导电线路以及形成于绝缘材料中的通路，在一些实施例中，绝缘材料可包含多个介电层。半导体结构400进一步包含多个第一接合垫410以及多个第二接合垫420，第一接合垫410及第二接合垫420位于衬底402的第一表面404上方。一些通路将第一接合垫410及第二接合垫420电耦合到在互连结构中的导电线路，再透过导电线路将第一接合垫410及第二接合垫420电耦合到衬底402上方的电路。通路还可耦合位于不同层中的导电线路。在本揭露的一些实施例中，第一接合垫410及第二接合垫420形成于互连结构的最上介电层406中，所述互连结构位于衬底402的第一表面404的上方。
参照图7A及7B，在本揭露的一些实施例中，半导体结构400在平面图中一般为包含长度440及宽度442的方形。布置第一接合垫410及第二接合垫420以形成如图7A所示的行列阵列。举例来说，沿着第一方向D1方向布置第一接合垫410及第二接合垫420以形成多个列，还沿着第二方向D2方向布置第一接合垫410及第二接合垫420以形成多个行，第二方向D2与第一方向D1垂直。在本揭露的一些实施例中，第一接合垫410位于中央区域450中，第二接合垫420位于边缘区域452中，边缘区域452围绕中央区域450。换句话说，如图7所示，第二接合垫420的位置邻接衬底402的边缘及/或角落。在本揭露的一些实施例中，边缘区域452的宽度444可等同于或小于半导体结构400的长度440及/或宽度442的十分之一，但并不限制于此。
再参照图7A及7B，第一接合垫410及第二接合垫420可包含如前所述的各种形状，因此为求简化而省略这些细节。各个第一接合垫410皆包含第一宽度W1，各个第二接合垫420皆包含第二宽度W2。在本揭露的一些实施例中，第一接合垫410的第一宽度W1实质上等同于第二接合垫420的第二宽度W2，但不限制于此。如图7A及7B所示，多个第一接合垫410彼此可间隔第一距离d1并布置于多个行中，且在行的一端上，至少一第二接合垫420邻接第一接合垫410。在一些实施例中，在行的一端的第二接合垫420及其邻接的第一接合垫410之间的第二距离d2实质上不同于第一距离d1。在本揭露的一些实施例中，d2小于第一距离d1。在本揭露的一些实施例中，第一距离d1与第二距离d2间的差Δd可与半导体结构400的尺寸及/或厚度相关。举例来说，Δd可与半导体结构400的尺寸正相关，但不限制于此。举例来说，ΔW可与半导体结构400的厚度负相关，但不限制于此。
此外，在本揭露的一些实施例中，第一接合垫410彼此可间隔第一距离d1并布置于多个列中，且于列的一端上，至少一第二接合垫420邻接第一接合垫410，所述第二接合垫420位于列的一端。在一些实施例中，在列的一端的第二接合垫420及其邻接的第一接合垫410之间的第二距离d2实质上不同于第一距离d1。在本揭露的一些实施例中，第二距离d2小于第一距离d1。在本揭露的一些实施例中，第一距离d1及第二距离d2的差Δd可与半导体结构400的尺寸及/或厚度相关。举例来说，Δd可与半导体结构400的尺寸正相关，但不限制于此。举例来说，ΔW可与半导体结构400的厚度负相关，但不限制于此。
应可理解，第二接合垫420与第一接合垫410之间的第二距离d2小于邻接的两个第一接合垫410之间的第一距离d1，第二接合垫420位于边缘区域452中，第一接合垫410位于中央区域450中。此外，多个第三接合垫422的位置最靠近第一衬底402的角落。第三接合垫422包含第三宽度W3，第三接合垫422的第三宽度W3可与第二接合垫420的第二宽度W2相同，但不限制于此。如图7A所示，第三接合垫422的位置沿着第一方向D1邻接第二接合垫420。第三接合垫422的位置也沿着第二方向D2邻接第二接合垫420。换句话说，第三接合垫422在垂直于行的方向上邻接第二接合垫420。还在垂直于列的方向上邻接第二接合垫420，所述方向与行平行。因此，在平行于行的方向(第二方向D2)上的第三接合垫422与其邻接的第二接合垫420之间，以及在垂直于行的方向(第一方向D1)上的第三接合垫422与其邻接的第二接合垫420之间，第三距离d3被定义。在一些实施例中，在第一方向D1及第二方向D2上，第三距离d3等同于第二距离d2。
图8到9是根据在一些实施例中本揭露实施例的各个方面说明半导体结构600的示意图。应理解，为了清楚与简化，图7A到7B及图8到9中的相似构件使用相同的参考数字。此外，图7A到7B及图8到9中的相似元件可包含相似材料，因此为求简洁而省略这些细节。如图8到9所示，在本揭露的一些实施例中，半导体结构400可与另一半导体结构500接合以形成半导体封装600。半导体结构500可包含半导体结构或封装组件。在本揭露的一些实施例中，半导体结构500可为封装衬底长条、中介层晶片、封装晶片、装置晶片或其它相同者。在本揭露的一些实施例中，半导体结构500可包含第二衬底502，第二衬底502可包含有源组件或电路，例如导电构件、注入区域、电阻器、电容器以及其它半导体元件，如晶体管、二极管等。举例来说，在一些实施例中，这些有源组件或电路可于FEOL步骤中形成于衬底502之上。举例来说，在一些实施例中，互连结构(未于附图中显示)可于BEOL步骤中形成于第二衬底502的第二表面504之上。如前所述，互连结构包含导电构件，例如导电线路以及形成于绝缘材料中的通路。在一些实施例中，绝缘材料可包含多个介电层。
半导体结构500包含多个第四接合垫510，第四接合垫510位于第二衬底502的第二表面504之上。一些通路将第四接合垫510电耦合到互连结构中的导电线路，再透过导电线路将第四接合垫510电耦合到第二衬底502上方的电路。通路还可耦合位于不同层中的导电线路。导电线路及通路可包含典型用于BEOL步骤中的导电材料。在本揭露的一些实施例中，第四接合垫510形成于互连结构的最上介电层506中，所述互连结构位于第二衬底502的第二表面504的上方。
参照图8到9，在本揭露的一些实施例中，布置第四接合垫510以形成行列阵列。第四接合垫510可包含如前所述的各种形状，因此为求简化而省略这些细节。如图8到9所示，各个第四接合垫510皆包含宽度W4。在本揭露的一些实施例中，第四接合垫510的宽度W4可与第一接合垫410的第一宽度W1相同，但不限制于此。在本揭露的另一些实施例中，邻接的两个第四接合垫510间的第四距离d4可与邻接的两个第一接合垫410间的第一距离d1相同。
参照图8，使用拾取并放置工具以将半导体结构400拾取、放置并堆叠到半导体结构500上方。图8说明拾取并放置工具的拾取头700，布置第一衬底402的第一表面404以面向第二衬底502的第二表面504。提供拾取头700是为了与半导体结构400的大部分表面积接触，因此半导体结构400的边缘可能向上弯曲。因此，如图8所示，第二接合垫420可能向外偏移，第二接合垫420位于半导体结构400的边缘区域452中，因此偏移的第二接合垫420与其邻接的第一接合垫410间的距离d2'会大于原本的第二距离d2。此外，第三接合垫422可能偏移，其接近半导体结构400的角落，因此偏移的第三接合垫422与其邻接的第二接合垫420间的距离(未于附图中显示)会大于原本的距离d2。
参照图9，接着通过混合接合将半导体结构400接合到半导体结构500以形成半导体封装600。在混合接合中，半导体结构400的第一接合垫410、第二接合垫420以及第三接合垫422接合到半导体结构500的第四接合垫510，半导体结构400的介电层406接合到半导体结构500的介电层506。换句话说，第四接合垫510至少垂直地对齐第一接合垫410，第一接合垫410位于半导体结构400的中央区域450中。更重要地，虽然第二接合垫420及第三接合垫422可能于拾取并放置步骤期间向外偏移，如图9所示，由于原本的第二距离d2较小且向外偏移的第二接合垫420至少与第四接合垫510部分地接触，无法对齐的问题可减轻。因此，建立了半导体结构400与半导体结构500间的电连结。
请参照图10，其是根据在一些实施例中本揭露实施例的各个方面说明另一半导体结构610的示意图。应理解，为了清楚与简化，图9及10中的相似构件使用相同的参考数字。此外，图9及10中的相似元件可包含相似材料，因此为求简洁而省略这些细节。如图10所示，在本揭露的一些实施例中，半导体结构400a可与另一半导体结构500a接合以形成半导体封装610。相似于半导体结构400，半导体结构400a可包含半导体结构或封装组件，因此以下仅就两者间的差异详细说明。在半导体结构400a中，第二接合垫420a与其邻接的第一接合垫410之间的第二距离d2与邻接的两个第一接合垫410之间的第一距离d1相同。
参照图10，半导体结构500a可包含相似于半导体结构500的半导体结构或封装组件，因此以下仅就两者间的差异详细说明。半导体结构500a包含多个第四接合垫510及多个第五接合垫520a，第四接合垫510及第五接合垫520a位于衬底502的第二表面504之上。在本揭露的一些实施例中，布置第四接合垫510及第五接合垫520a以形成行列阵列。在本揭露的一些实施例中，第五接合垫520a围绕第四接合垫510。第四接合垫510及第五接合垫520a可包含如前所述的各种形状，因此为求简化而省略这些细节。在本揭露的一些实施例中，第四接合垫510及第五接合垫520a可包含相同的宽度W4，但不限制于此。宽度W4可与第一接合垫410的第一宽度W1相同，但不限制于此。在本揭露的一些实施例中，第四接合垫510彼此可间隔第四距离d4并布置于多个列或行中。在列或行的一端点上，至少一第五接合垫520a邻接第四接合垫510。更重要地，在列或行的一端，第五接合垫520a及其邻接第四接合垫510之间的第五距离d5实质上不同于第四距离d4。在本揭露的一些实施例中，第五距离d5大于第四距离d4。在本揭露的一些实施例中，第五距离d5及第四距离d4的差Δd可与半导体结构400a的尺寸及/或厚度相关。
再参照图10，使用拾取并放置工具以将半导体结构400a拾取、放置并堆叠到半导体结构500a上方。在本揭露的一些实施例中，提供拾取头(未于附图中显示)是为了与半导体结构400a的大部分表面积接触，因而半导体结构400a的边缘可能向上弯曲。因此，第一接合垫410可垂直地对齐第四接合垫510。然而，第二接合垫420a可能向外偏移，第二接合垫420a位于半导体结构400a的边缘区域452中，因此偏移的第二接合垫420a与其邻接的第一接合垫410间的距离d2'会大于原本的距离d2。
再参照图10，接着通过混合接合将半导体结构400a接合到半导体结构500a以形成半导体封装610。在混合接合中，半导体结构400a的第一接合垫410接合到半导体结构500a的第四接合垫510，半导体结构400a的第二接合垫420a接合到半导体结构500a的第五接合垫520a，半导体结构400a的介电层406接合到半导体结构500a的介电层506。更重要地，虽然第二接合垫420可能于拾取并放置步骤期间向外偏移，如图10所示，由于第四接合垫510与第五接合垫520a之间的第五距离d5较大且向外偏移的第二接合垫420a至少与第五接合垫520a部分地接触，无法对齐的问题可被减轻。因此，建立了半导体结构400a与半导体结构500a间的电连结。
图11A到11B及图12是根据在一些实施例中本揭露实施例的各个方面说明半导体结构400b的示意图。应理解，为了清楚与简化，图11A到11B及图12中的相似构件使用相同的参考数字。此外，图11A到11B及图12中的相似元件可包含相似材料，因此为求简洁而省略这些细节。半导体结构400b可包含相似于半导体结构400的半导体结构或封装组件，因此以下仅就两者间的差异详细说明。半导体结构400b包含多个第一接合垫410、多个第二接合垫420以及多个第六接合垫430，第一接合垫410、第二接合垫420以及第六接合垫430形成于互连结构的最上介电层406中，所述互连结构位于衬底402的第一表面404的上方。
参照图11A到11B及图12，在本揭露的一些实施例中，在平面图中，半导体结构400b一般为包含长度440及宽度442的方形。布置第一接合垫410、第二接合垫420以及第六接合垫430以形成如图11A所示的行列阵列。举例来说，沿着第一方向D1方向布置第一接合垫410、第二接合垫420以及第六接合垫430以形成多个列，还沿着第二方向D2方向布置第一接合垫410、第二接合垫420以及第六接合垫430以形成多个行，第二方向D2与第一方向D1垂直。在本揭露的一些实施例中，第一接合垫410位于中央区域450中，第六接合垫430位于边缘区域454，边缘区域454围绕中央区域450，第二接合垫420位于中间区域452，中间区域452位于中央区域450与边缘区域454之间。如图11A所示，第六接合垫430的位置邻接衬底402的边缘及/或角落。如图11A及11B所示，多个第一接合垫410彼此可间隔第一距离d1并布置于多个行中，且在行的一端上，至少一第二接合垫420邻接第一接合垫410。此外，第六接合垫430沿着同一行邻接第二接合垫420。更重要地，第二接合垫420与其邻接的第一接合垫410之间的第二距离d2实质上不同于第一距离d1，所述第一接合垫410位于行的一端上，第六接合垫430与其邻接的第二接合垫420之间的第六距离d6实质上不同于第二距离d2。在本揭露的一些实施例中，如图11A及11B所示，第二距离d2小于第一距离d1，第六距离d6小于第二距离d2。在本揭露的一些实施例中，如图12所示，第二距离d2大于第一距离d1，第六距离d6大于第二距离d2。此外，在本揭露的一些实施例中，布置于同一行及/或列的接合垫之间的距离可从中央区域450辐射状地增加或减少。
如前所述，半导体结构400b可接合到另一半导体结构。在本揭露的一些实施例中，使用拾取并放置工具以将半导体结构400b拾取、放置并堆叠到另一半导体结构上方。因此，提供拾取头(未于附图中显示)以与半导体结构400b的大部分表面积接触，因此半导体结构400b的边缘可能向上弯曲。因此，第二接合垫420以及第六接合垫430可能向外偏移，第二接合垫420位于半导体结构400b的中间区域452中，第六接合垫430位于边缘区域454中。然而，由于原本的第二/第六距离d2/d6较小且向外偏移的第二/第六接合垫420/430至少部分地接触另一半导体结构的接合垫，因此建立了电连结。
图13是根据本揭露的一些实施例表示用以制造半导体结构的方法10a的流程图。用以制造半导体结构的方法10a包含步骤12，其提供衬底，所述衬底包含第一表面。用以制造半导体封装的方法10a进一步包含步骤14a，其于第一表面上形成多个开口。值得注意的是，所述多个开口包含多个第一开口以及多个第二开口，且所述第一开口的第一宽度实质上不同于所述第二开口的第二宽度。用以制造半导体结构的方法10a进一步包含步骤16，其放置导电材料以填充所述多个开口。以下将根据一个或多个实施例，进一步描述用以制造半导体结构的方法10a。
图14到15说明半导体结构800在各个制造阶段的剖面图，各个制造阶段是根据本揭露实施例在一些实施例中的各个方面而构建。在本揭露的一些实施例中，根据步骤12提供衬底802，衬底802包含第一表面804。举例来说，在一些实施例中，衬底802可包含有源组件或电路，所述有源组件或电路形成于FEOL步骤中。举例来说，在一些实施例中，互连结构(未于附图中显示)可于BEOL步骤中形成于衬底802的第一表面804的上方。互连结构包含最上介电层806。根据步骤14a，接着于最上介电层806中形成多个开口，最上介电层806位于第一表面804的上方。值得注意的是，所述多个开口进一步包含多个第一开口806以及多个第二开口808。在本揭露的一些实施例中，半导体结构800在平面图中一般为包含长度(未于附图中显示)及宽度(未于附图中显示)的方形。布置第一开口806及第二开口808以形成行列阵列。在本揭露的一些实施例中，第二开口808围绕第一开口806。更重要地，如图14所示，第一开口806包含第一宽度W1，第二开口808包含第二宽度W2，第二宽度W2大于第一宽度W1。在本揭露的一些实施例中，第一宽度W1与第二宽度W2间的差ΔW可与半导体结构800的尺寸及/或厚度相关。举例来说，ΔW可与半导体结构800的尺寸正相关，但不限制于此。举例来说，ΔW可与半导体结构800的厚度负相关，但不限制于此。此外，如图14所示，至少一第二开口808邻接第一开口806，且第二开口808与其邻接的第一开口806间的距离d2小于邻接的两个第一开口806间的距离d1。
参照图15，根据步骤16，接着放置导电材料以填充开口。随后可实施平坦化步骤以去除多余的导电材料。因此，得到多个第一接合垫810以及多个第二接合垫820。第二接合垫820的第二宽度W2大于第一接合垫810的第一宽度W1。应注意，于步骤14a中可修改参数，例如开口的宽度，以得到上述的接合垫，为求简洁而省略这些细节。
图16是根据本揭露的一些实施例表示用以制造半导体结构的方法10b的流程图。用以制造半导体结构的方法10b包含步骤12，其提供衬底，所述衬底包含第一表面。用以制造半导体结构的方法10b进一步包含步骤14b，其于第一表面上形成多个开口。值得注意的是，所述多个开口包含多个第一开口以及多个第二开口，至少所述第二开口中的一者邻接一个第一开口，且邻接的两个第一开口间的第一距离实质上不同于第二开口与其邻接的第一开口间的第二距离。用以制造半导体结构的方法10b进一步包含步骤16，其放置导电材料以填充所述多个开口。以下将根据一个或多个实施例进一步描述用以制造半导体结构的方法10b。
图17到18说明在各个制造阶段的半导体结构900的剖面图，各个制造阶段是根据本揭露实施例在一些实施例中的各个方面而构建。在本揭露的一些实施例中，根据步骤12提供衬底902，衬底902包含第一表面904。举例来说，在一些实施例中，衬底902可包含有源组件或电路，所述有源组件或电路形成于FEOL步骤中。举例来说，在一些实施例中，互连结构(未于附图中显示)可于BEOL步骤中形成于衬底902的第一表面904的上方。互连结构包含最上介电层906。根据步骤14b，接着于最上介电层906中形成多个开口，最上介电层906位于第一表面904之上。值得注意的是，所述多个开口进一步包含多个第一开口906以及多个第二开口908。在本揭露的一些实施例中，半导体结构900在平面图中一般为包含长度(未于附图中显示)及宽度(未于附图中显示)的方形。布置第一开口906及第二开口908以形成行列阵列。在本揭露的一些实施例中，第二开口908围绕第一开口906。更重要地，如图17所示，第一开口906包含第一宽度W1，第二开口908包含第二宽度W2，第二宽度W2可实质上相同于第一宽度W1。此外，至少一第二开口908邻接第一开口906。邻接的两个第一开口906间的距离d1实质上不同于第二开口908与其邻接的第一开口906间的距离d2。在本揭露的一些实施例中，如图17所示，第二距离d2小于第一距离d1。然而，在本揭露的一些实施例中，如图19所示，距离d2大于距离d1。在本揭露的一些实施例中，第一距离d1与第二距离d2间的差Δd可与半导体结构900的尺寸及/或厚度相关。举例来说，Δd可与半导体结构900的尺寸正相关，但不限制于此。举例来说，Δd可与半导体结构900的厚度负相关，但不限制于此。
参照图18，根据步骤16，接着放置导电材料以填充开口。随后可实施平坦化步骤以去除多余的导电材料。因此，得到多个第一接合垫910以及多个第二接合垫920。应注意，于步骤14b中可修改参数，例如开口的宽度，以得到上述的接合垫，为求简洁而省略这些细节。
于本揭露实施例中，位于边缘区域的接合垫可往中央区域向内移动，或制成与位于中央区域的接合垫相比更大的接合垫。因此，当边缘区域的接合垫与其邻接的中央区域的接合垫之间的距离在拾取并放置步骤期间被增加时，无法对齐的问题减轻了。另一方面，位于边缘区域的接合垫可从中央区域向外移动，或制成与位于中央区域的接合垫相比更大的接合垫。因此，当半导体结构接合到另一半导体结构时，所述另一半导体结构在拾取并放置步骤期间有接合垫偏移的问题，无法对齐的问题仍可减轻。
在一些实施例中，提供半导体结构。所述半导体结构包含第一衬底、至少一第一接合垫以及至少一第二接合垫。所述第一衬底包含第一表面，所述第一接合垫位于第一表面之上且包含第一宽度，所述第二接合垫位于第一表面之上且包含第二宽度。在一些实施例中，第二宽度实质上不同于第一宽度。
在一些实施例中，提供半导体结构。所述半导体结构包含第一衬底、多个第一接合垫以及多个第二接合垫。所述第一衬底包含第一表面，所述第一接合垫位于所述第一表面，所述第二接合垫位于所述第一表面。在一些实施例中，多个第一接合垫彼此间隔第一距离并布置于多个行中，至少一第二接合垫位于第一行中并邻接所述行的一端点上的第一接合垫，且位于所述行的所述端点上的所述第一接合垫与所述第二接合垫之间的第二距离实质上不同于第一距离。
在一些实施例中，提供用以制造半导体结构的方法。所述方法包含提供衬底，所述衬底包含第一表面，于所述第一表面上形成多个开口，并放置导电材料以填充所述多个开口。在一些实施例中，所述多个开口包含多个第一开口及多个第二开口，且第一开口的第一宽度实质上不同于第二开口的第二宽度。
前述内容概述数个实施例的特征，以使本领域技术人员可更佳地理解本揭露实施例的各方面。本领域技术人员应了解，其可容易地使用本揭露实施例作为设计或修改用于实施相同目的及/或实现本文中所引入的实施例的相同优点的其它过程及结构的基础。本领域技术人员还应认识到，这些等效构造并不脱离本揭露实施例的精神及范围，且其可在不脱离本揭露实施例的精神及范围的情况下在本文中进行各种改变、替代及更改。
符号说明
10a 用以制造半导体结构的方法
10b 用以制造半导体结构的方法
12 步骤
14a 步骤
14b 步骤
16 步骤
100 半导体结构
100a 半导体结构
100b 半导体结构
102 衬底
104 第一表面
106 最上介电层/介电层
110 第一接合垫
120 第二接合垫
120a 第二接合垫
130 第五接合垫
140 长度
142 宽度
144 宽度
146 宽度
150 中央区域
152 边缘区域
154 中间区域
1541 第一中间区域
154(n-1) 第n-1个中间区域
154n 第n个中间区域
200 半导体结构
200a 半导体结构
202 第二衬底/衬底
204 第二表面
206 最上介电层/介电层
210 第三接合垫
220 第四接合垫
300 半导体封装
310 半导体结构/半导体封装
320 半导体结构/半导体封装
400 半导体结构
400a 半导体结构
400b 半导体结构
402 第一衬底/衬底
404 第一表面
406 最上介电层/介电层
410 第一接合垫
420 第二接合垫
420a 第二接合垫
422 第三接合垫
430 第六接合垫
440 长度
442 宽度
444 宽度
450 中央区域
452 边缘区域(图7A)/中央区域(图11A)
454 边缘区域
500 半导体结构
500a 半导体结构
502 第二衬底/衬底
504 第二表面
506 最上介电层/介电层
510 第四接合垫
520a 第五接合垫
600 半导体结构/半导体封装
610 半导体结构/半导体封装
700 拾取头
800 半导体结构
802 衬底
804 第一表面
806 最上介电层/第一开口
808 第二开口
810 第一接合垫
820 第二接合垫
900 半导体结构
902 衬底
904 第一表面
906 最上介电层/第一开口
908 第二开口
910 第一接合垫
920 第二接合垫
D1 第一方向
D2 第二方向
W1 第一宽度
W2 第二宽度
W2' 第二宽度
W3 第三宽度/宽度
W4 第四宽度/宽度
W5 第五宽度
d1 第一距离/距离
d2 第二距离/距离
d2' 距离
d3 第三距离/距离
d4 第四距离
d5 第五距离
d6 第六距离

Claims (1)

1.一种半导体结构，包含：
第一衬底，包含第一表面；
至少一第一接合垫，位于所述第一表面的上方并包含第一宽度；以及
至少一第二接合垫，位于所述第一表面的上方并包含第二宽度，
其中所述第二宽度实质上不同于所述第一宽度。
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