TWI539566B - 封裝基板及封裝結構 - Google Patents

封裝基板及封裝結構 Download PDF

Info

Publication number
TWI539566B
TWI539566B TW103117461A TW103117461A TWI539566B TW I539566 B TWI539566 B TW I539566B TW 103117461 A TW103117461 A TW 103117461A TW 103117461 A TW103117461 A TW 103117461A TW I539566 B TWI539566 B TW I539566B
Authority
TW
Taiwan
Prior art keywords
thickness
dielectric layers
dielectric layer
package substrate
dielectric
Prior art date
Application number
TW103117461A
Other languages
English (en)
Other versions
TW201545289A (zh
Inventor
林長甫
姚進財
莊旻錦
劉科震
黃富堂
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW103117461A priority Critical patent/TWI539566B/zh
Priority to CN201410229684.2A priority patent/CN105097723B/zh
Priority to US14/564,145 priority patent/US9520351B2/en
Publication of TW201545289A publication Critical patent/TW201545289A/zh
Application granted granted Critical
Publication of TWI539566B publication Critical patent/TWI539566B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0191—Dielectric layers wherein the thickness of the dielectric plays an important role
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)

Description

封裝基板及封裝結構
本發明係有關於一種封裝基板及封裝結構，尤指一種包括複數交互堆疊之介電層與線路層之封裝基板及封裝結構。
現行之覆晶技術因具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如：晶片尺寸構裝(Chip Scale Package，CSP)及多晶片模組封裝(Multi-Chip Module，MCM)等型態的封裝模組，其均可利用覆晶技術而達到封裝的目的。
第1圖所示者，係為習知的覆晶式封裝基板之剖視圖，如圖所示，封裝基板1之內部具有複數介電層11及與各介電層11交互堆疊之複數線路層12，若以具有四層介電層11的封裝基板1且各介電層11之厚度皆為40微米(μm)為例，封裝基板1之各介電層11的總厚度為160微米。
然而，於覆晶封裝製程的溫度循環(temperature cycle)測試中，因為晶片與封裝基板之熱膨脹係數的差異甚大、基板面積過大或受熱不對稱等原因，所以封裝基板容易發生翹曲(warpage)，從而導致許多問題，例如：晶片外圍 的凸塊無法良好接合封裝基板上對應的接點，進而使得產品良率降低。
雖然增加介電層的厚度可降低封裝基板的翹曲現象，但卻會使得封裝基板的整體厚度增加，進而導致最終封裝結構的整體厚度增加，不符合現今電子產品之輕薄短小的趨勢。
因此，如何避免上述習知技術中之種種問題，實為目前業界所急需解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種封裝基板，係包括：至少其中之二者具有厚度差的複數介電層；以及複數與各該介電層交互堆疊之線路層。
本發明復提供一種封裝結構，係包括：包括複數介電層及複數與各該介電層交互堆疊之線路層的封裝基板，且至少二該介電層具有厚度差；以及接置於該封裝基板之第一表面上的晶片。
於前述之封裝基板與封裝結構中，位於或接近該封裝基板之第一表面的該介電層之厚度係大於位於或接近該封裝基板之第二表面之該介電層之厚度，該第一表面係相對於該第二表面，該第一表面與第二表面係分別為置晶側與非置晶側，最接近該第一表面之一該介電層之厚度係大於其他所有該介電層之厚度，且最接近該第二表面之一該介電層之厚度係小於其他所有該介電層之厚度，進一步而言，除最接近該第一表面之該介電層與最接近該第二表面 之該介電層外，其餘各該介電層係具有相同之厚度。
於另一實施例中，該等介電層之厚度係由該第一表面往該第二表面遞減，接近該第一表面之半數之該介電層之厚度總和係大於接近該第二表面之半數之該介電層之厚度總和。
於本發明之封裝基板與封裝結構中，該等介電層中之最厚者與最薄者的厚度的比係為1.2：1至2：1，該等介電層中之最厚者與最薄者的厚度的比較佳係為1.5：1。
所述之封裝基板與封裝結構中，該等介電層中之最厚者與最薄者的厚度的差係為10至50微米，該等介電層中之最厚者與最薄者的厚度的差較佳係為10至25微米。
又依上所述之封裝基板與封裝結構，該等介電層之數量係為單數或雙數。一該介電層係作為核心板，供其餘該等介電層以該作為核心板之介電層為中心之方式對稱分佈於該作為核心板之介電層的相對兩表面上。
由上可知，本發明係調整封裝基板中之部分介電層的厚度，使部分介電層的厚度較厚，以增加封裝基板的整體剛性，減少基板翹曲的發生；此外，由於部分介電層的厚度較薄，故可使所有介電層的厚度總和不增加，進而能避免封裝基板及封裝結構的整體厚度增加。
1、2‧‧‧封裝基板
11、21an、21bm、21a1、21a2、21a3、21b1、21b2‧‧‧介電層
12、22‧‧‧線路層
2a‧‧‧第一表面
2b‧‧‧第二表面
21’‧‧‧核心板
31‧‧‧晶片
32‧‧‧封裝膠體
第1圖係習知的覆晶式封裝基板之剖視圖；第2圖係本發明的封裝基板之一態樣的剖視圖；第3圖係本發明的封裝基板之另一態樣的剖視圖；以 及第4圖係本發明之封裝結構的剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其它不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
請參閱第2圖，係本發明的封裝基板2之一態樣的剖視圖。如圖所示，封裝基板2係包括：介電層21an、介電層21bm及複數與介電層21an及介電層21bm交互堆疊之線路層22，其中，至少介電層21an及介電層21bm的其中之一具有厚度差。
詳而言之，封裝基板2具有第一表面2a(於本實施例中為上表面)及第二表面2b(於本實施例中為下表面)，該第一表面2a係相對於該第二表面2b，介電層21an及介電層21bm中之n及m可為1以上的其他正整數，且n及m可相等或不相等，且n及m可為單數或雙數，而若n=1時即代表介電層21an之數量僅有一層，若n=2時即代表介電層21an之數量為二層，介電層21bm之數量規則亦以此類推，不再贅述。再詳而言之，位於或接近封裝基板2之第一表面2a的介電層21an之厚度可大於位於或接近封裝基板2之第二表面2b的介電層21bm之厚度，而第一表面2a 與第二表面2b係分別為置晶側與非置晶側，然而，可視需要而使第一表面2a與第二表面2b分別為非置晶側與置晶側。
進一步言之，在封裝基板2之介電層21an、21bm的總厚度等於習知封裝基板1之各介電層11的總厚度的條件下，介電層21an中之最厚者及介電層21bm中之最薄者的厚度的比係為1.2：1至2：1，較佳者，介電層21an中之最厚者及介電層21bm中之最薄者的厚度的比係為1.5：1，而介電層21an中之最厚者及介電層21bm中之最薄者的厚度的差係為10至50微米，較佳者，介電層21an中之最厚者及介電層21bm中之最薄者的厚度的差係為10至25微米。藉由本發明之增加介電層21an之厚度並減少介電層21bm之厚度，本發明可在封裝基板2之介電層21an、21bm的總厚度等於習知封裝基板1之各介電層11的總厚度的條件下使溫度升降過程中的封裝基板變形量較習知者減少5%至25%。
於一實施例中，封裝基板2之介電層21an、21bm的總厚度等於習知封裝基板1之各介電層11的總厚度(即160微米)且為四層介電層(即n=2及m=2)，各介電層21an之厚度可統一增加且各介電層21bm之厚度可統一減少，即由第一表面2a至第二表面2b之各介電層厚度可為50微米、50微米、30微米及30微米。
於另一實施例中，封裝基板2之介電層21an、21bm的總厚度等於習知封裝基板1之各介電層11的總厚度(即160微米)且為四層介電層(即n=2及m=2)，可只增加位於第一 表面2a處的介電層21a2之厚度且只減少位於第二表面2a處的介電層21b2之厚度，且進一步而言，除最接近第一表面2a之一介電層21an與最接近第二表面2b之一介電層21am外的其餘各介電層21an及21am具有相同之厚度，即由第一表面2a至第二表面2b之各介電層厚度可為50微米、40微米、40微米及30微米。
於另一實施例中，封裝基板2之介電層21an、21bm的總厚度等於習知封裝基板1之各介電層11的總厚度(即160微米)且為四層介電層(即n=2及m=2)，可由第一表面2a處的介電層21a2向下遞減厚度，即由第一表面2a至第二表面2b之各介電層厚度可為50微米、45微米、30微米及25微米。
於另一實施例中，封裝基板2之介電層21an、21bm的總厚度等於習知封裝基板1之各介電層11的總厚度(即160微米)且為四層介電層(即n=2及m=2)，可不規則增加各介電層21an之厚度及不規則減少各介電層21bm之厚度，但各介電層21an之總厚度大於各介電層21bm之總厚度，即由第一表面2a至第二表面2b之各介電層厚度可為50微米、45微米、25微米及40微米。
請參閱第3圖，係本發明的封裝基板2之另一態樣的剖視圖。本態樣與第2圖之封裝基板2的差異係在於其中之一介電層作為核心板21’，供作為核心板21’的介電層之上下方的其餘介電層21an及介電層21bm以作為核心板21’的介電層為中心之方式對稱分佈於作為核心板21’的介電 層之相對兩表面上，即n=m。各介電層21an及介電層21bm之厚度變化關係如第2圖中所述，在此不再贅述。
請參閱第4圖，係本發明之封裝結構的剖視圖。如圖所示，其係於本發明之封裝基板2之第一表面2a上接置有晶片31，並形成有包覆該晶片31的封裝膠體32，至於其餘技術特徵大致如前所述，故不再為文贅述。
綜上所述，相較於習知技術，本發明係調整封裝基板中之部分介電層的厚度，使部分介電層的厚度較厚，以在封裝基板之介電層總厚度等於習知封裝基板之各介電層總厚度的條件下增加封裝基板的整體剛性，減少基板翹曲的發生(約減少5至25%)，進而提高產品的良率；此外，由於並非增厚所有介電層的厚度，而是增厚部分介電層並使部分介電層的厚度減少，故可使所有介電層的厚度總和不增加，進而能避免封裝基板及封裝結構的整體厚度增加，而能符合現今電子產品之輕薄短小的趨勢。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝基板
21an、21bm、21a1、21a2、21a3、21b1、21b2‧‧‧介電層
22‧‧‧線路層
2a‧‧‧第一表面
2b‧‧‧第二表面

Claims (17)

  1. 一種封裝基板，係包括：複數介電層，其中，該封裝基板具有相對之第一表面及第二表面，且在接近該第一表面之介電層的數目大於等於2及接近該第二表面之介電層的數目大於等於2的情況下，除最接近該第一表面之該介電層與最接近該第二表面之該介電層外，其餘各該介電層之厚度係為相同，且最接近該第一表面之該介電層之厚度係大於其他所有該介電層之厚度，而最接近該第二表面之該介電層之厚度係小於其他所有該介電層之厚度；以及複數與各該介電層交互堆疊之線路層。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該第一表面與第二表面係分別為置晶側與非置晶側。
  3. 如申請專利範圍第1項所述之封裝基板，其中，接近該第一表面之半數之該介電層的厚度總和係大於接近該第二表面之半數之該介電層的厚度總和。
  4. 如申請專利範圍第1項所述之封裝基板，其中，該等介電層中之最厚者與最薄者的厚度的比係為1.2：1至2：1。
  5. 如申請專利範圍第4項所述之封裝基板，其中，該等介電層中之最厚者與最薄者的厚度的比係為1.5：1。
  6. 如申請專利範圍第1項所述之封裝基板，其中，該等介電層中之最厚者與最薄者的厚度的差係為10至50 微米。
  7. 如申請專利範圍第6項所述之封裝基板，其中，該等介電層中之最厚者與最薄者的厚度的差係為10至25微米。
  8. 如申請專利範圍第1項所述之封裝基板，其中，該等介電層之數量係為單數或雙數。
  9. 如申請專利範圍第1項所述之封裝基板，其中，一該介電層係作為核心板，供其餘該等介電層以該作為核心板之介電層為中心之方式對稱分佈於該作為核心板之介電層的相對兩表面上。
  10. 一種封裝結構，係包括：封裝基板，係具有相對之第一表面及第二表面，且包括複數介電層及複數與各該介電層交互堆疊之線路層，其中，在接近該第一表面之介電層的數目大於等於2及接近該第二表面之介電層的數目大於等於2的情況下，除最接近該第一表面之該介電層與最接近該第二表面之該介電層外，其餘各該介電層之厚度係為相同，且最接近該第一表面之該介電層之厚度係大於其他所有該介電層之厚度，而最接近該第二表面之該介電層之厚度係小於其他所有該介電層之厚度；以及晶片，係接置於該封裝基板之第一表面上。
  11. 如申請專利範圍第10項所述之封裝結構，其中，接近該第一表面之半數之該介電層的厚度總和係大於接近 該第二表面之半數之該介電層的厚度總和。
  12. 如申請專利範圍第10項所述之封裝結構，其中，該等介電層中之最厚者與最薄者的厚度的比係為1.2：1至2：1。
  13. 如申請專利範圍第12項所述之封裝結構，其中，該等介電層中之最厚者與最薄者的厚度的比係為1.5：1。
  14. 如申請專利範圍第10項所述之封裝結構，其中，該等介電層中之最厚者與最薄者的厚度的差係為10至50微米。
  15. 如申請專利範圍第14項所述之封裝結構，其中，該等介電層中之最厚者與最薄者的厚度的差係為10至25微米。
  16. 如申請專利範圍第10項所述之封裝結構，其中，該等介電層之數量係為單數或雙數。
  17. 如申請專利範圍第10項所述之封裝結構，其中，一該介電層係作為核心板，供其餘該等介電層以該作為核心板之介電層為中心之方式對稱分佈於該作為核心板之介電層的相對兩表面上。
TW103117461A 2014-05-19 2014-05-19 封裝基板及封裝結構 TWI539566B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103117461A TWI539566B (zh) 2014-05-19 2014-05-19 封裝基板及封裝結構
CN201410229684.2A CN105097723B (zh) 2014-05-19 2014-05-28 封装基板及封装结构
US14/564,145 US9520351B2 (en) 2014-05-19 2014-12-09 Packaging substrate and package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103117461A TWI539566B (zh) 2014-05-19 2014-05-19 封裝基板及封裝結構

Publications (2)

Publication Number Publication Date
TW201545289A TW201545289A (zh) 2015-12-01
TWI539566B true TWI539566B (zh) 2016-06-21

Family

ID=54539137

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103117461A TWI539566B (zh) 2014-05-19 2014-05-19 封裝基板及封裝結構

Country Status (3)

Country Link
US (1) US9520351B2 (zh)
CN (1) CN105097723B (zh)
TW (1) TWI539566B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818624B2 (en) * 2017-10-24 2020-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132743B2 (en) * 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
TWI369934B (en) * 2009-01-07 2012-08-01 Nan Ya Printed Circuit Board Flip-chip substrate with improved bending resistance
JP4473935B1 (ja) * 2009-07-06 2010-06-02 新光電気工業株式会社 多層配線基板
TWI474444B (zh) * 2011-12-28 2015-02-21 Princo Corp 超薄多層基板之封裝方法
TWM471030U (zh) * 2013-10-18 2014-01-21 Tripod Technology Corp 電路板封裝結構

Also Published As

Publication number Publication date
TW201545289A (zh) 2015-12-01
US20150332998A1 (en) 2015-11-19
CN105097723B (zh) 2018-09-28
US9520351B2 (en) 2016-12-13
CN105097723A (zh) 2015-11-25

Similar Documents

Publication Publication Date Title
TWI574355B (zh) 半導體封裝件及其製法
TWI555166B (zh) 層疊式封裝件及其製法
US9385091B2 (en) Reinforcement structure and method for controlling warpage of chip mounted on substrate
US20200258802A1 (en) Method for manufacturing electronic package
TWI492350B (zh) 半導體封裝件及其製法
KR102466362B1 (ko) 지지 기판 및 이를 사용한 반도체 패키지의 제조방법
TWI529906B (zh) 半導體封裝件之製法
TWI548050B (zh) 封裝結構及其製法與封裝基板
US9263380B2 (en) Semiconductor interposer and package structure having the same
TWI539566B (zh) 封裝基板及封裝結構
TWI603505B (zh) 封裝基板
US11171079B2 (en) Semiconductor device and method of manufacturing semiconductor device
TWI666749B (zh) 封裝基板及封裝結構
TWI698967B (zh) 封裝結構
US20130119540A1 (en) Semiconductor package and method for manufacturing the same
TWI524437B (zh) 半導體封裝件之製法
TWI573230B (zh) 封裝件及其封裝基板
TWI592063B (zh) 線路結構及其製法
TWI545714B (zh) 電子封裝件及其製法
JP2011233610A (ja) 半導体装置
TWI306292B (en) Stacked type chip package structure
TWI480988B (zh) 封裝基板板片結構、封裝基板、半導體封裝件及其製法
TW201709406A (zh) 封裝結構及其製法
JP2014103311A (ja) 半導体装置
TW201442178A (zh) 半導體封裝件及其製法