TWI592063B - 線路結構及其製法 - Google Patents

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盧俊宏
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Description

線路結構及其製法
本發明係有關一種線路結構，尤指一種能防止外層線路上之鈍化層脫層之線路結構。
隨著電子產業的蓬勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積度方向發展，封裝技術之演進，晶片的封裝技術也越來越多樣化，半導體封裝件之尺寸或體積亦隨之不斷縮小，藉以使該半導體封裝件達到輕薄短小之目的。
覆晶技術具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)以及多晶片模組封裝(Multi-Chip Module,MCM)等型態的封裝模組，均可以利用覆晶技術而達到封裝的目的。
然而，在覆晶封裝製程中，由於晶片與線路基板之熱膨脹係數的差異甚大，因此晶片外圍的凸塊無法與線路基板上對應的接點形成良好的接合，使得凸塊可能自線路基 板上剝離。另一方面，隨著積體電路之積集度的增加，由於晶片與線路基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與線路基板之間的電性連接可靠度(reliability)下降，並且造成信賴性測試的失敗。
為了解決上述問題，習知具半導體基材之堆疊封裝結構中，採用半導體基材製作線路基板的製程，其中由於半導體基材與晶片的材質接近，因此可以有效避免熱膨脹係數不匹配所產生的問題。
除了藉由熱膨脹係數較近的材質做為基板材料避免前述問題外，於習知具半導體基材之堆疊封裝結構中，係直接將半導體晶片接置於線路基板，其半導體封裝結構面積可更加縮小，舉例而言，一般線路基板最小之線寬/線距只可做到12/12μm，而當半導體晶片IO數增加時，以現有之線路基板之線寬/線距並無法再縮小，故須加大線路基板面積以提高布線密度，方可接置高IO數之半導體晶片。
參閱第1圖之習知具半導體基材之堆疊封裝結構1，可知習知具半導體基材之堆疊封裝結構係將半導體晶片13接置於一具有矽導通孔(Through silicon via,TSV)之矽中介板11(Through silicon interposer,TSI)上，經由該矽中介板11當作一轉接板，以將半導體晶片13電性連接至線路基板10上，此乃因為該矽中介板11可以半導體製程做出3/3μm或以下之線寬/線距，故當半導體晶片13具有較高IO數時，該矽中介板11面積已足夠連接該半導體晶片13。 此外，由於該矽中介板11之細線寬/線距特性，使電性傳輸距離較短，因此相較於將該半導體晶片13直接接置於線路基板10，將該半導體晶片13連接於該矽中介板11的電性傳輸速率與效率更高。
惟，由於該矽中介板之製程中須先於矽晶圓中構成電性絕緣區，經切割後方可形成該矽中介板(TSI die)，始可與半導體晶片13接置，再行接置於線路基板10上，而形成如第1圖所示之結構。
此外，為達到細間距的目的，於晶片或矽中介板間通常會形成線路重佈結構(RDL)，的重新配線並改變晶片原線路中原本的接點位置(I/O)，使晶片能應用於不同的元件模組。線路重佈結構通常係由絕緣層與係線路層相互堆疊而成，通常為保護如晶片表面、線路重佈結構(RDL)或矽中介板最外層的線路層，係於該些位於表面或最外層的線路層上施加一層鈍化層(Passivation layer)，用以保護該些位於表面或最外層的線路層。
請參閱第1A至1C圖，係位於線路重佈結構中最外層的線路層施加鈍化層的製法示意圖。
如第1A及1A’圖所示，係以線路重佈結構中最外側的線路層為例，於習知線路結構2中，該線路層21係形成於一絕緣層20上，該線路層與絕緣層的關係如第1A圖所示，其中，第1A圖係以沿第1A'圖第A-A剖面線切割之局部示意圖。
如第1B圖所示，於該線路層21上形成鈍化層22，該 鈍化層22係由氧化矽子層(SiO2)220與氮化矽子層(Si3N4)222所組成。
然而，由於形成該線路層21的材質為銅，使該線路層21與鈍化層22之間的熱膨脹係數(CTE)不同，在後續覆晶植球製程中，需要經過多次高溫製程，導致該線路層21與鈍化層22之間發生脫層現象，造成良率降低。
因此，如何克服上述習知技術的問題，改善線路層與鈍化層間熱膨脹係數不同而導致脫層問題，提升產品良率，實為業界迫切待開發之方向。
鑒於上述習知技術之缺失，本發明提供一種線路結構，係包括：基底；形成於該基底表面之線路層，該線路層係具有相對之第一表面及第二表面、及連接該第一與第二表面之側面，其中，該線路層係藉該第二表面接觸該基底；以及形成於該第一介電層上之第二介電層，該第二介電層之反射指數(reflective index，RI值)係小於該第一介電層之反射指數。通常而言，沉積速率越低所沉積之產物結構較緻密，在所沉積之產物的結構越緻密的情況下反射指數則越高，換言之，以較低沉積速率沉積而得的沉積產物具有較高的反射指數。
本發明復提供一種線路結構之製法，係包括：提供一表面上形成有線路層之基底，該線路層具有相對之第一表面及第二表面、及連接該第一與第二表面之側面，其中，該線路層係藉該第二表面接觸該基底；於該線路層之第一 表面上形成第一介電層；以及形成第二介電層於該第一介電層上，該第二介電層之反射指數係小於該第一介電層之反射指數。
於本發明之線路結構及其製法的一實施方式中，該基底係線路板、晶片、晶圓、線路重佈結構或矽中介板。
於本發明之線路結構及其製法的一實施方式中，該第一介電層復形成於該線路層之側面。
於本發明之線路結構及其製法的一實施方式中，該第一介電層之沉積速率係小於該第二介電層之沉積速率。於本發明之線路結構及其製法的較佳實施方式中，形成該第一介電層之材質為低沉積速率沉積之氧化矽(SiO2)或低沉積速率沉積之氮化矽(SixNy)，該第一介電層係以較低沉積速率沉積而成，因而使該低沉積速率氧化矽或低沉積速率沉積之氮化矽具有較緻密的結構，故可增加該線路層與第二介電層之間的黏著力。
於前述實施例中，形成該第一介電層之沉積速率係小於40Å/sec，更佳係小於30Å/sec。
於本發明之線路結構及其製法的一實施方式中，形成該第二介電層之材質為氧化矽(SiO2)或氮化矽(SixNy)。
於本發明之線路結構之製法的另一實施方式中，復包括於該第二介電層上形成反射指數小於該第一介電層之反射指數的第三介電層。於前述實施例中，該線路結構復包括形成於該第二介電層上之反射指數小於該第一介電層之反射指數的第三介電層。
於前述之線路結構及其製法的又一實施方式中，該第一介電層之沉積速率係分別小於該第二介電層之沉積速率及/或第三介電層之沉積速率。
於本發明之線路結構及其製法的較佳實施方式中，形成該第一介電層之材質為低沉積速率氮化矽(SixNy)，形成該第二介電層與第三介電層之材質係分別為氧化矽(SiO2)與氮化矽(SixNv)。
於本發明之線路結構及其製法中，該第一介電層係形成於該線路層之第一表面與側面上，並延伸覆蓋該線路層周圍之部分該基底之表面。於前述實施例中，該第二介電層係形成於該第一介電層與基底之表面上。
於本發明之線路結構及其製法的一實施方式中，該第一介電層係形成於整該基底之表面上，使該線路層嵌埋於該第一介電層中。於前述實施例中，該第二介電層係形成於該第一介電層上。
於本發明之線路結構及其製法中，該線路結構係一種能防止外層線路上的絕緣保護層發生脫層之缺失的線路結構，以改善習知線路重佈結構中最外側的線路層與鈍化層發生脫層之缺失。亦即，本發明之線路結構係以該第一介電層與第二介電層作為絕緣保護層，藉以改善習知封裝結構中外層線路上的絕緣保護層發生脫層之缺失。
由上可知，本發明係藉由以較低沉積速率，使所形成的第一介電層具有較緻密的結構，亦即，該第一介電層之反射指數較高，使該第二介電層與線路層之黏著力，藉以 改善習知結構中線路層與鈍化層之間發生脫層現象，遂提升線路結構之產品良率。
1‧‧‧堆疊封裝結構
2、3、4、5、6、7、8‧‧‧線路結構
10‧‧‧線路基板
11‧‧‧矽中介板
13‧‧‧半導體晶片
20‧‧‧絕緣層
21、31‧‧‧線路層
22‧‧‧鈍化層
220‧‧‧氧化矽子層
222‧‧‧氮化矽子層
30‧‧‧基底
31a‧‧‧第一表面
31b‧‧‧第二表面
31c‧‧‧側面
32‧‧‧第一介電層
33‧‧‧第二介電層
34‧‧‧第三介電層
第1圖係顯示習知具半導體基材之線路結構之剖面示意圖；第1A至1B圖係顯示習知對線路重佈結構中最外層的線路層施加鈍化層之製法示意圖，其中，第1A’圖係以第A-A剖面線切割之剖面示意圖；第2A及2C圖係顯示本發明線路結構之製法示意圖；第2D圖係顯示本發明第二實施例之線路結構示意圖；第3圖係本發明線路結構的第三實施例之剖面示意圖；第4圖係本發明線路結構的第四實施例之剖面示意圖；第5圖係本發明線路結構的第五實施例之剖面示意圖；第6圖係本發明線路結構的第六實施例之剖面示意圖；以及第7圖係本發明線路結構的七實施例之剖面示意圖。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可 基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。本文所使用之術語「反射指數」之涵意包括，但非限於，沉積而得之結構的緻密程度，通常而言，沉積速率越低所得到的結構越緻密，換言之，結構越緻密者其反射指數(reflective index，RI值)則越高。同時，本說明書中所引用之如「上」、「第一」、「第二」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。
第一實施例
請參閱第2A及2D圖係顯示本發明線路結構3之製法示意圖。
如第2A圖所示，提供一表面上形成有線路層31之基底30，該線路層31具有相對之第一表面31a及第二表面31b、及連接該第一表面31a與第二表面31b之側面31c，其中，該線路層31係藉該第二表面31b接觸該基底30。
於本實施例中，該基底30係線路板、晶片、晶圓、線 路重佈結構或矽中介板。此外，該基底亦可業已具有至少一層線路層者，而該線路層31係指形成於該基底最外層的線路。再者，形成該線路層31之材質為銅。
如第2B圖所示，於該線路層31之第一表面31a上形成第一介電層32。
於本實施例中，該第一介電層32不僅形成該線路層31之第一表面31a，亦形成於該線路層31之側面31c。於本發明中，係以化學氣相沉積法形成該第一介電層32，該第一介電層32之材質為由較低沉積速率所沉積而成之氧化矽或氮化矽，藉較低的沉積速率使所沉積之該第一介電層具有較緻密的結構。舉例而言，於本實施例中，用以沉積該第一介電層之沉積速率係小於40Å/sec，更佳係小於30Å/sec。又，由於本發明之第一介電層係以較低沉積速率沉積而成，使該低沉積速率氧化矽或低沉積速率沉積之氮化矽具有較緻密的結構，意即，該第一介電層之反射指數係大於該第二介電層之反射指數，因此可增加該線路層與後續設置的第二介電層之間的黏著力。
如第2C圖所示，以化學氣相沉積法形成第二介電層33於該第一介電層32上，該第二介電層33之反射指數係小於該第一介電層32之反射指數。
於本實施例中，該第二介電層33係形成於該第一介電層32上，且該第一介電層32之沉積速率係小於該第二介電層33之沉積速率，該第一介電層32之緻密程度係大於該第二介電層33。於本實施例中，形成該第二介電層33 之材質為以一般沉積速率(約為100Å/sec)下沉積而得氧化矽或氮化矽。當該第二介電層33之材質為氮化矽時，即具有抗化學、抗濕與抗氧化等特性，因此得以不需另外施加其他介電層的情況下即絕緣保護之功效。
第二實施例
如第2D圖所示，係於該第二介電層33上，以化學氣相沉積法形成第三介電層34，且該第三介電層34之反射指數係小於該第一介電層32之反射指數。
於本實施例中，形成該第二介電層之材質為一般沉積速率(約為100Å/sec)下沉積而得的氧化矽，形成該第三介電層之材質為一般沉積速率(約為100Å/sec)下沉積而得的氮化矽。
請參閱第2C圖，本發明之線路結構，係包括：基底30；形成於該基底30表面之線路層31，該線路層31係具有相對之第一表面31a及第二表面31b、及連接該第一表面31a與第二表面31b之側面31c，其中，該線路層31係藉該第二表面31b接觸該基底30；形成於該線路層31上之第一介電層32，且覆蓋該線路層31之第一表面31a；以及形成於該第一介電層32上之第二介電層33，該第二介電層33之反射指數係小於該第一介電層32之反射指數。
於本實施例中，該第一介電層32不僅形成該線路層31之第一表面31a，亦形成於該線路層31之側面31c。於本實施例中，用以沉積該第一介電層之沉積速率係小於40Å/sec，更佳係小於30Å/sec。於本實施例中，該基底30 係線路板、晶片、晶圓、線路重佈結構或矽中介板。再者，形成該線路層31之材質為銅。
於本發明中，形成該第一介電層32之材質為由較低沉積速率所沉積而成之氧化矽或氮化矽，藉較低的沉積速率使所沉積之該第一介電層具有較緻密的結構。
此外，由於本發明之第一介電層係以較低沉積速率沉積而成，使該低沉積速率氧化矽或低沉積速率沉積之氮化矽具有較緻密的結構，因此可增加該線路層與後續設置的第二介電層之間的黏著力。於本實施例中，形成該第二介電層33之材質為以一般沉積速率(約為100Å/sec)下沉積而得氧化矽或氮化矽。當形成該第二介電層33之材質為氮化矽時，該第二介電層33即具有抗化學、抗濕與抗氧化等特性，因此得以不需另外施加其他介電層的情況下即具有絕緣保護之功效。
第三實施例
請參閱第3圖，相較於前述實施例，於本實施例之線路結構4中，該第一介電層32同樣僅形成於該線路層31之第一表面31a與側面31c，並未形成於該基底30之表面上，惟，該第二介電層33不僅形成於該第一介電層32上，該第二介電層33亦延伸覆蓋於該基底30之表面上未形成有該線路層31之處，亦即，該第二介電層33係整形成於該基底30之表面上。於本實施例中，該線路結構4係具有第三介電層34，該第三介電層34係整形成於該第二介電層33上。
第四實施例
請參閱第4圖，本實施例之線路結構5相較於第三實施例之線路結構4，差別僅在於該第一介電層32僅形成於該線路層31之第一表面31a上，並未形成於該基底30之表面與該線路層31之側面上，該第二介電層33亦形成於該線路層31之側面31c，亦即，該第二介電層33係形成於整該基底30之表面上。
第五實施例
請參閱第5圖，相較於第三實施例，本實施例之線路結構6差別僅在於該第一介電層32不僅形成於該線路層31之第一表面31a與側面31c，更延伸覆蓋於該線路層31周圍之部份該基底30之表面上。
第六實施例
請參閱第6圖，相較於第三實施例，本實施例之線路結構7差別僅在於該第二介電層33不具有其他覆蓋層。於本實施例中，該第二介電層33之材質為以一般沉積速率(約為100Å/sec)所沉積而得的氮化矽。
第七實施例
請參閱第7圖，本實施例之線路結構8相較於第三實施例，差別僅在於該第一介電層32不僅形成於該線路層31之第一表面31a與側面31c，而係形成於整該基底30之表面上，使該線路層31嵌埋於該第一介電層32中。
於本發明之線路結構及其製法中，藉由以低沉積速率沉積之氧化矽或低沉積速率沉積之氮化矽做為該第一介電 層之材質，該低沉積速率沉積之氧化矽或低沉積速率沉積之氮化矽具有較緻密的結構，故可增加該線路層與第二介電層之間的黏著力，達到避免後續設置的第二介電層與線路層間發生脫層之現象，遂提升整體產品良率。
本發明之線路結構及其製法得以用於保護如晶片表面、線路重佈結構(RDL)或矽中介板中最外層的線路層，亦即，藉由本發明之第一介電層避免該些為保護位於表面或最外層的線路層上所施加之第二介電層發生脫層的現象，應用範圍十分廣泛。
於本發明之線路結構及其製法中，係以該第一介電層與第二介電層作為如習知的鈍化層，藉由反射指數較高(即，較緻密)的第一介電層改善鈍化層與線路層間的結合力，改善習知封裝結構中外層線路與鈍化層間的結合力不佳，遂避免脫層缺失之發生。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
30‧‧‧基底
31‧‧‧線路層
31a‧‧‧第一表面
31b‧‧‧第二表面
31c‧‧‧側面
32‧‧‧第一介電層
33‧‧‧第二介電層

Claims (16)

  1. 一種線路結構，係包括：基底，係線路板、晶片、晶圓、線路重佈結構或矽中介板；線路層，係形成於該基底表面，該線路層係具有相對之第一表面及第二表面、及連接該第一與第二表面之側面，其中，該線路層係藉該第二表面接觸該基底；第一介電層，係形成於該線路層之第一表面；以及第二介電層，係形成於該第一介電層上，該第二介電層之反射指數係小於該第一介電層之反射指數。
  2. 如申請專利範圍第1項所述之線路結構，其中，該第一介電層復形成於該線路層之側面。
  3. 如申請專利範圍第1或2項所述之線路結構，復包括反射指數小於該第一介電層之反射指數的第三介電層，係形成於該第二介電層上。
  4. 如申請專利範圍第3項所述之線路結構，其中，形成該第三介電層之材質為氮化矽。
  5. 如申請專利範圍第1項所述之線路結構，其中，形成該第一介電層之材質為低沉積速率沉積之氧化矽或低沉積速率沉積之氮化矽。
  6. 如申請專利範圍第1項所述之線路結構，其中，形成該第一介電層之沉積速率係小於40Å/sec。
  7. 如申請專利範圍第1項所述之線路結構，其中，形成該第二介電層之材質為氧化矽或氮化矽。
  8. 一種線路結構之製法，係包括：提供一表面上形成有線路層之基底，該線路層具有相對之第一表面及第二表面、及連接該第一與第二表面之側面，其中，該線路層係藉該第二表面接觸該基底，且該基底係線路板、晶片、晶圓、線路重佈結構或矽中介板；於該線路層之第一表面上形成第一介電層；以及形成第二介電層於該第一介電層上，該第二介電層之反射指數係小於該第一介電層。
  9. 如申請專利範圍第8項所述之線路結構之製法，其中，該第一介電層復形成於該線路層之側面。
  10. 如申請專利範圍第8或9項所述之線路結構之製法，復包括於該第二介電層上形成反射指數小於該第一介電層之反射指數的第三介電層。
  11. 如申請專利範圍第10項所述之線路結構之製法，其中，係以沉積法形成該第一介電層、第二介電層及第三介電層，且該第一介電層之沉積速率係分別小於該第二介電層之沉積速率及/或第三介電層之沉積速率。
  12. 如申請專利範圍第10項所述之線路結構之製法，其中，形成該第三介電層之材質為氮化矽。
  13. 如申請專利範圍第8項所述之線路結構之製法，其中，係以沉積法形成該第一介電層及第二介電層，且該第 一介電層之沉積速率係小於該第二介電層之沉積速率。
  14. 如申請專利範圍第8項所述之線路結構之製法，其中，形成該第一介電層之材質為低沉積速率沉積之氧化矽或低沉積速率沉積之氮化矽。
  15. 如申請專利範圍第8項所述之線路結構之製法，其中，形成該第一介電層之沉積速率係小於40Å/sec。
  16. 如申請專利範圍第8項所述之線路結構之製法，其中，形成該第二介電層之材質為氧化矽或氮化矽。
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