CN1492482A - 形成开口的方法 - Google Patents
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Abstract
本发明公开了一种形成开口的方法，此方法是首先在一基底上形成一第一介电层，并且在第一介电层上形成一第二介电层，其中第一介电层的蚀刻速率小于第二介电层的蚀刻速率。之后在第二介电层上形成一图案化的光阻层，然后以此光阻层为一蚀刻罩幕进行一蚀刻工艺，以在第一介电层与第二介电层中形成一开口，其中所形成的开口底部尺寸小于开口顶部的尺寸。
Description
技术领域
本发明涉及一种半导体工艺中形成开口的方法，且特别涉及一种形成小尺寸接触洞(Contact Hole)的方法。
背景技术
随着半导体技术的进步，元件的尺寸也不断地缩小，进入深次微米的领域中。当集成电路的集成度增加时，使得芯片的表面无法提供足够的面积来制作所需的内连线(Interconnects)，因此为了配合元件缩小后所增加的内连线的需求，两层以上的多层金属内连线的设计，便成为超大规模集成电路(VLSI)技术所必须采用的方式。此外，不同金属层之间若要导通，则必须在两金属层之间的绝缘层挖一个接触洞并填入导电材料，以形成导通两金属层的接触窗结构。
图1所示，是公知技术在一介电层中形成一接触洞的剖面示意图。请参照图1，传统技术在介电层中形成接触洞的方法是首先在一基底100上形成一介电层102，之后在介电层102上形成一图案化的光阻层104。接着，以光阻层104为一蚀刻罩幕进行一蚀刻步骤，以在介电层102中形成一开口106，其中开口106作为一接触洞。
然而，在元件高集成度的要求下，元件尺寸已尽可能得做到最小。因此，在现今微影工艺的限制下，要形成小尺寸的接触洞(小于0.15微米以下)是相当困难的。此外，一般蚀刻工艺所形成的开口，原本开口的下半部的尺寸就会略为缩小，然而，以公知方法所形成的开口，其底部尺寸的缩小程度实在有限。例如倘若以具有0.22微米的开口的光阻层作为蚀刻罩幕，而在其下方的介电层中形成一开口，此开口底部的尺寸大约仅能缩小至0.18微米。
发明内容
因此，本发明的目的就是在提供一种形成开口的方法，以缩小接触洞的尺寸，以因应元件缩小的趋势。
本发明的另一目的是提供一种形成开口的方法，以克服现今微影工艺的限制，而使所形成的开口其底部的尺寸可以缩小至0.1微米。
本发明提出一种形成开口的方法，此方法是首先在一基底上形成一第一介电层，并且在第一介电层上形成一第二介电层，其中第一介电层的蚀刻速率小于第二介电层的蚀刻速率。在本发明中，第一介电层例如是一较难蚀刻的氧化硅层(结构较致密的氧化层)，而第二介电层例如是一较容易蚀刻的氧化层(结构较松散的氧化层)，且第二介电层的厚度较第一介电层的厚度厚。之后，在第二介电层上形成一图案化的光阻层。接着，以此光阻层为一蚀刻罩幕进行一单一蚀刻工艺，以在第一介电层与第二介电层中形成一开口，其中所形成的开口底部的尺寸小于开口顶部的尺寸。由于第一介电层的蚀刻速率较低，当蚀刻工艺进行至第一介电层处时，便会使开口尺寸明显缩小。
本发明提出一种形成接触洞的方法，此方法是首先提供一基底，其中基底上已形成有复数个导电元件。之后在基底上形成一第一介电层，并且在第一介电层上形成一第二介电层，其中第一介电层的蚀刻速率小于第二介电层的蚀刻速率。在本发明中，第一介电层例如是一较难蚀刻的氧化硅层(结构较致密的氧化层)，而第二介电层例如是一较容易蚀刻的氧化层(结构较松散的氧化层)，且第二介电层的厚度较厚，而第一介电层的厚度较薄，因此第一介电层是共形的覆盖在导电元件上。之后，在第二介电层上形成图案化的一光阻层。然后以此光阻层为一蚀刻罩幕进行一单一蚀刻工艺，以在第一介电层与第二介电层中形成一接触洞，暴露出基底，其中接触洞底部的尺寸小于接触洞顶部的尺寸。由于第一介电层的蚀刻速率较低，当蚀刻工艺进行至第一介电层处时，便会使开口尺寸明显缩小。
由于本发明的形成开口的方法是利用两介电层蚀刻速率的差异，因此本发明仅需以一单一蚀刻步骤，即可使所形成的开口底部的尺寸可以明显的缩小。
在本发明中，倘若利用具有0.22微米开口的光阻层作为一蚀刻罩幕，可使最后所形成的开口的底部尺寸缩小至0.1微米。
本发明利用介电层蚀刻速率的差异而形成开口的方法，可以克服微影工艺的限制，而轻易的形成小尺寸的接触洞。
附图说明
图1是公知技术在一介电层中形成接触洞的剖面示意图；
图2A至图2B是本发明一较佳实施例的形成小尺寸接触洞的流程剖面示意图；
图3A至图3B是本发明另一较佳实施例的形成小尺寸接触洞的流程剖面示意图。
图中标记分别是：
100、200、300：基底
102、202、204、304、306：介电层
104、206、308：罩幕层
106、208、310：开口(接触洞)
210：原开口的轮廓
302：导电元件
312：原介电层的轮廓
具体实施方式
实施例1：
图2A至图2B，是本发明一较佳实施例的形成小尺寸接触洞的流程剖面示意图。
请参照图2A，首先在一基底200上形成一第一介电层202，并且在第一介电层202上形成一第二介电层204，其中第一介电层202的蚀刻速率低于第二介电层204的蚀刻速率。换言之，第一介电层202是一较难蚀刻的介电层，而相对于第一介电层202而言，第二介电层204是一较容易蚀刻的介电层。
在本实施例中，第一介电层202例如是一较难蚀刻的氧化硅层，而第二介电层204例如是一较容易蚀刻的氧化层。因此，第一介电层202可以是以高密度等离子沉积法所形成的氧化层(HDP-oxide)、可防止氢原子侵入的氧化层(HBO)或是未掺杂的硅玻璃(USG)等结构较为致密的氧化硅材质。另外，第二介电层204例如是硅酸乙酯-氧化硅(TEOS-oxide)，其相对于第一介电层202是一种结构较为松散的氧化硅材质。
除此之外，第二介电层204的厚度较第一介电层202的厚度厚，在本实施例中，第一介电层202的厚度例如是500埃至5000埃，而第二介电层204的厚度例如是5000埃至12000埃。
在形成第一介电层202以及第二介电层204之后，接着在第二介电层204上形成一图案化的罩幕层206，暴露出一预定形成开口之处。其中，罩幕层206例如是一图案化的光阻层。
然后，请参照图2B，以罩幕层206为一蚀刻罩幕进行一蚀刻工艺，以在第一介电层202以及第二介电层204中形成一开口208，暴露出基底200。其中，此蚀刻工艺是一单一蚀刻步骤，而且所形成的开口208底部的尺寸会较其顶部的尺寸小许多。
在此，由于第一介电层202的蚀刻速率较第二介电层204的蚀刻速率低，当此蚀刻工艺将第二介电层204蚀刻完而进行至第一介电层202的蚀刻时，蚀刻速率会降低，因此，形成于第一介电层202中的开口208便会缩小。如图2B中所示，倘若第一介电层202与第二介电层204的蚀刻速率相当，则所形成开口208的轮廓如图中虚线210所示，然而，以本发明的方法所形成的开口208，其底部的尺寸较虚线210处缩小许多。
值得一提的是，在本实施例中，倘若罩幕层206是使用一图案化的光阻层，当光阻层206中的开口尺寸为0.22微米左右时，最后所形成的开口208其底部的尺寸可缩小至0.1微米左右。
后续，倘若所形成的开口是用来作为接触洞，则再将罩幕层移除之后，便可以在开口中填入一导电层，以形成一接触窗结构。而由于所形成的接触窗结构其底部的尺寸明显缩小，因此对于整个元件的集成度的提升有许多益处。
实施例2
图3A至图3B，是本发明另一较佳实施例的形成小尺寸接触洞的流程剖面示意图。
请参照图3A，首先提供一基底300，其中基底300上已形成有复数个导电元件302。其中导电元件302例如是栅极结构。之后，在基底300上形成一第一介电层304，共形的覆盖在导电元件302上。接着，在第一介电层304上形成一第二介电层306，其中第一介电层304的蚀刻速率低于第二介电层306的蚀刻速率。换言之，第一介电层304是一较难蚀刻的介电层，而相对于第一介电层304而言，第二介电层306是一较容易蚀刻的介电层。除此之外，第二介电层306的厚度较第一介电层304的厚度厚，在本实施例中，第一介电层304的厚度例如是500埃至5000埃，而第二介电层306的厚度例如是5000埃至12000埃。
在本实施例中，第一介电层304例如是一较难蚀刻的氧化硅层，而第二介电层306例如是一较容易蚀刻的氧化层。因此，第一介电层304可以是以高密度等离子沉积法所形成的氧化层(HDP-oxide)、可防止氢原子侵入的氧化层(HBO)或是未掺杂的硅玻璃(USG)等结构较为致密的氧化硅材质。另外，第二介电层306例如是硅酸乙酯-氧化硅(TEOS-oxide)，其相对于第一介电层304是一种结构较为松散的氧化硅材质。
在形成第一介电层304以及第二介电层306之后，接着在第二介电层306上形成一图案化的罩幕层308，暴露出一预定形成开口之处。其中，罩幕层308例如是一图案化的光阻层。
然后，请参照图3B，以罩幕层308为一蚀刻罩幕进行一蚀刻工艺，以在第一介电层304以及第二介电层306中形成一开口310，暴露出基底300。其中，此蚀刻工艺是一单一蚀刻步骤，而且所形成的开口310其底部的尺寸会较其顶部的尺寸小许多。
在此，由于第一介电层304的蚀刻速率较第二介电层306的蚀刻速率低，当此蚀刻工艺将第二介电层306蚀刻完而进行至第一介电层304的蚀刻时，蚀刻速率会降低，因此，形成于第一介电层304中的开口310便会缩小。
除此之外，在图3B中虚线312是原第一介电层304的轮廓，因为第一介电层304是共形的覆盖在导电元件302上，且第一介电层304的蚀刻速率较第二介电层306的蚀刻速率低，当此蚀刻步骤进行至第一介电层304时，由于开口310中间部分仍为第二介电层306，而开口310两侧才是第一介电层304，因此开口310于此处会明显的缩小。
值得一提的是，在本实施例中，倘若罩幕层308是使用一图案化的光阻层，当光阻层308中的开口尺寸为0.22微米左右时，最后所形成的开口310底部的尺寸可缩小至0.1微米左右。
后续，倘若所形成的开口310是用来作为接触洞，则再将罩幕层308移除之后，便可以在开口310中填入一导电层，以形成一接触窗结构(图中未绘出)。而由于所形成的接触窗结构其底部的尺寸明显缩小，因此对于整个元件的集成度的提升有许多益处。
综合以上所述，本发明具有下列优点：
1.由于本发明的形成开口的方法是利用两介电层蚀刻速率的差异，因此本发明仅需以一单一蚀刻步骤，即可使所形成的开口其底部的尺寸可以明显的缩小。
2.在本发明中，倘若利用具有0.22微米的开口的光阻层作为一蚀刻罩幕，可使最后所形成的开口的底部尺寸缩小至0.1微米。
3.本发明利用介电层蚀刻速率的差异而形成开口的方法，可以克服微影工艺的限制，而轻易的形成小尺寸的接触洞。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该项技术的人员，在不脱离本发明的精神和范围内，所做的更动与润饰，均属于本发明的保护范围。
Claims (19)
1.一种形成开口的方法，其特征在于：包括：
在一基底上形成一第一介电层；
在该第一介电层上形成一第二介电层，其中该第一介电层的蚀刻速率小于该第二介电层的蚀刻速率；
在该第二介电层上形成图案化的一罩幕层；
以该罩幕层为一蚀刻罩幕进行一蚀刻工艺，以在该第一介电层与该第二介电层中形成一开口，其中该开口底部的尺寸小于该开口顶部的尺寸。
2.根据权利要求1所述的形成开口的方法，其特征在于：该蚀刻工艺是一单一蚀刻工艺。
3.根据权利要求1所述的形成开口的方法，其特征在于：该第一介电层的材质是一第一氧化硅材质，该第二介电层的材质是一第二氧化硅材质，且该第一氧化硅材质的蚀刻速率较该第二氧化硅材质的蚀刻速率低。
4.根据权利要求1所述的形成开口的方法，其特征在于：该第一介电层包括以高密度等离子沉积法所形成的一氧化层(HDP-oxide)、可防止氢原子侵入的一氧化层(HBO)或是一未掺杂的硅玻璃(USG)。
5.根据权利要求1所述的形成开口的方法，其特征在于：该第二介电层的材质包括一硅酸乙酯-氧化硅(TEOS-oxide)。
6.根据权利要求1所述的形成开口的方法，其特征在于：该第一介电层的厚度小于该第二介电层的厚度。
7.根据权利要求1所述的形成开口的方法，其特征在于：该第一介电层的厚度介于500埃至5000埃。
8.根据权利要求1所述的形成开口的方法，其特征在于：该第二介电层的厚度介于5000埃至12000埃。
9.根据权利要求1所述的形成开口的方法，其特征在于：该罩幕层包括一光阻层。
10.一种形成接触洞的方法，其特征在于：包括：
提供一基底，该基底上已形成有复数个导电元件；
在该基底上形成一第一介电层，该第一介电层是共形的覆盖在该些导电元件上；
在该第一介电层上形成一第二介电层，其中该第一介电层的蚀刻速率小于该第二介电层的蚀刻速率；
在该第二介电层上形成图案化的一罩幕层；
以该罩幕层为一蚀刻罩幕进行一蚀刻工艺，以在该第一介电层与该第二介电层中形成一接触洞，暴露出该基底，其中该接触洞底部的尺寸小于该接触洞顶部的尺寸。
11.根据权利要求10所述的形成接触洞的方法，其特征在于：该蚀刻工艺是一单一蚀刻工艺。
12.根据权利要求10所述的形成接触洞的方法，其特征在于：该第一介电层的材质是一第一氧化硅材质，该第二介电层的材质是一第二氧化硅材质，且该第一氧化硅材质的蚀刻速率较该第二氧化硅材质的蚀刻速率低。
13.根据权利要求10所述的形成接触洞的方法，其特征在于：该第一介电层包括以高密度等离子沉积法所形成的一氧化层(HDP-oxide)、可防止氢原子侵入的一氧化层(HBO)或是一未掺杂的硅玻璃(USG)。
14.根据权利要求10所述的形成接触洞的方法，其特征在于：该第二介电层的材质包括一硅酸乙酯-氧化硅(TEOS-oxide)。
15.根据权利要求10所述的形成接触洞的方法，其特征在于：该第一介电层的厚度小于该第二介电层的厚度
16.根据权利要求10所述的形成接触洞的方法，其特征在于：该第一介电层的厚度介于500埃至5000埃。
17.根据权利要求10所述的形成接触洞的方法，其特征在于：该第一介电层是共形的覆盖在该些导电元件上。
18.根据权利要求10所述的形成接触洞的方法，其特征在于：该第二介电层的厚度介于5000埃至12000埃。
19.根据权利要求10所述的形成接触洞的方法，其特征在于：该罩幕层包括一光阻层。
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|---|---|---|---|---|
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