CN105720032A - 线路结构及其制法 - Google Patents
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Abstract
一种线路结构及其制法，该线路结构包括：基底；形成于该基底表面的线路层，其具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二表面接触该基底；以及形成于该第一介电层上的第二介电层，该第二介电层的反射指数(reflective index，RI值)小于该第一介电层的反射指数，藉由该第一介电层增加该第二介电层与线路层间的粘着力，遂提升整体线路结构的良率。
Description
技术领域
本发明有关一种线路结构，尤指一种能防止外层线路上的钝化层脱层的线路结构。
背景技术
随着电子产业的蓬勃发展，许多高阶电子产品都逐渐朝往轻、薄、短、小等高集积度方向发展，封装技术的演进，晶片的封装技术也越来越多样化，半导体封装件的尺寸或体积亦随之不断缩小，藉以使该半导体封装件达到轻薄短小的目的。
覆晶技术具有缩小晶片封装面积及缩短讯号传输路径等优点，目前已经广泛应用于晶片封装领域，例如晶片尺寸构装(ChipScalePackage,CSP)、晶片直接贴附封装(DirectChipAttached,DCA)以及多晶片模组封装(Multi－ChipModule,MCM)等型态的封装模组，均可以利用覆晶技术而达到封装的目的。
然而，在覆晶封装制程中，由于晶片与线路基板的热膨胀系数的差异甚大，因此晶片外围的凸块无法与线路基板上对应的接点形成良好的接合，使得凸块可能自线路基板上剥离。另一方面，随着积体电路的积集度的增加，由于晶片与线路基板之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermalstress)与翘曲(warpage)的现象也日渐严重，其结果将导致晶片与线路基板之间的电性连接可靠度(reliability)下降，并且造成信赖性测试的失败。
为了解决上述问题，现有具半导体基材的堆迭封装结构中，采用半导体基材制作线路基板的制程，其中由于半导体基材与晶片的材质接近，因此可以有效避免热膨胀系数不匹配所产生的问题。
除了藉由热膨胀系数较近的材质做为基板材料避免前述问题外，于现有具半导体基材的堆迭封装结构中，为直接将半导体晶片接置于线路基板，其半导体封装结构面积可更加缩小，举例而言，一般线路基板最小的线宽/线距只可做到12/12μm，而当半导体晶片IO数增加时，以现有的线路基板的线宽/线距并无法再缩小，所以须加大线路基板面积以提高布线密度，方可接置高IO数的半导体晶片。
参阅图1的现有具半导体基材的堆迭封装结构1，可知现有具半导体基材的堆迭封装结构将半导体晶片13接置于一具有硅导通孔(Throughsiliconvia,TSV)的硅中介板11(Throughsiliconinterposer,TSI)上，经由该硅中介板11当作一转接板，以将半导体晶片13电性连接至线路基板10上，此乃因为该硅中介板11可以半导体制程做出3/3μm或以下的线宽/线距，所以当半导体晶片13具有较高IO数时，该硅中介板11面积已足够连接该半导体晶片13。此外，由于该硅中介板11的细线宽/线距特性，使电性传输距离较短，因此相较于将该半导体晶片13直接接置于线路基板10，将该半导体晶片13连接于该硅中介板11的电性传输速率与效率更高。
然而，由于该硅中介板的制程中须先于硅晶圆中构成电性绝缘区，经切割后方可形成该硅中介板(TSIdie)，始可与半导体晶片13接置，再行接置于线路基板10上，而形成如图1所示的结构。
此外，为达到细间距的目的，于晶片或硅中介板间通常会形成线路重布结构(RDL)，的重新配线并改变晶片原线路中原本的接点位置(I/O)，使晶片能应用于不同的元件模组。线路重布结构通常由绝缘层与线路层相互堆迭而成，通常为保护如晶片表面、线路重布结构(RDL)或硅中介板最外层的线路层，于该些位于表面或最外层的线路层上施加一层钝化层(Passivationlayer)，用于保护该些位于表面或最外层的线路层。
请参阅图1A至图1C，其为位于线路重布结构中最外层的线路层施加钝化层的制法示意图。
如图1A及图1A’所示，以线路重布结构中最外侧的线路层为例，于现有线路结构2中，该线路层21形成于一绝缘层20上，该线路层与绝缘层的关系如图1A所示，其中，图1A以沿图1A'第A-A剖面线切割的局部示意图。
如图1B所示，于该线路层21上形成钝化层22，该钝化层22由氧化硅子层(SiO2)220与氮化硅子层(Si3N4)222所组成。
然而，由于形成该线路层21的材质为铜，使该线路层21与钝化层22之间的热膨胀系数(CTE)不同，在后续覆晶植球制程中，需要经过多次高温制程，导致该线路层21与钝化层22之间发生脱层现象，造成良率降低。
因此，如何克服上述现有技术的问题，改善线路层与钝化层间热膨胀系数不同而导致脱层问题，提升产品良率，实为业界迫切待开发的方向。
发明内容
鉴于上述现有技术的缺失，本发明提供一种线路结构及其制法，以提升整体线路结构的良率。
本发明的线路结构，包括：基底；形成于该基底表面的线路层，该线路层具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二表面接触该基底；以及形成于该第一介电层上的第二介电层，该第二介电层的反射指数(reflectiveindex，RI值)小于该第一介电层的反射指数。通常而言，沉积速率越低所沉积的产物结构较致密，在所沉积的产物的结构越致密的情况下反射指数则越高，换言之，以较低沉积速率沉积而得的沉积产物具有较高的反射指数。
本发明还提供一种线路结构的制法，包括：提供一表面上形成有线路层的基底，该线路层具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二表面接触该基底；于该线路层的第一表面上形成第一介电层；以及形成第二介电层于该第一介电层上，该第二介电层的反射指数小于该第一介电层的反射指数。
于本发明的线路结构及其制法的一实施方式中，该基底为线路板、晶片、晶圆、线路重布结构或硅中介板。
于本发明的线路结构及其制法的一实施方式中，该第一介电层还形成于该线路层的侧面。
于本发明的线路结构及其制法的一实施方式中，该第一介电层的沉积速率小于该第二介电层的沉积速率。于本发明的线路结构及其制法的较佳实施方式中，形成该第一介电层的材质为低沉积速率沉积的氧化硅(SiO2)或低沉积速率沉积的氮化硅(SixNy)，该第一介电层以较低沉积速率沉积而成，因而使该低沉积速率氧化硅或低沉积速率沉积的氮化硅具有较致密的结构，所以可增加该线路层与第二介电层之间的粘着力。
于前述实施例中，形成该第一介电层的沉积速率小于更佳小于
于本发明的线路结构及其制法的一实施方式中，形成该第二介电层的材质为氧化硅(SiO2)或氮化硅(SixNy)。
于本发明的线路结构的制法的另一实施方式中，还包括于该第二介电层上形成反射指数小于该第一介电层的反射指数的第三介电层。于前述实施例中，该线路结构还包括形成于该第二介电层上的反射指数小于该第一介电层的反射指数的第三介电层。
于前述的线路结构及其制法的又一实施方式中，该第一介电层的沉积速率分别小于该第二介电层的沉积速率及/或第三介电层的沉积速率。
于本发明的线路结构及其制法的较佳实施方式中，形成该第一介电层的材质为低沉积速率氮化硅(SixNy)，形成该第二介电层与第三介电层的材质分别为氧化硅(SiO2)与氮化硅(SixNy)。
于本发明的线路结构及其制法中，该第一介电层形成于该线路层的第一表面与侧面上，并延伸覆盖该线路层周围的部分该基底的表面。于前述实施例中，该第二介电层形成于该第一介电层与基底的表面上。
于本发明的线路结构及其制法的一实施方式中，该第一介电层形成于整该基底的表面上，使该线路层嵌埋于该第一介电层中。于前述实施例中，该第二介电层形成于该第一介电层上。
于本发明的线路结构及其制法中，该线路结构为一种能防止外层线路上的绝缘保护层发生脱层的缺失的线路结构，以改善现有线路重布结构中最外侧的线路层与钝化层发生脱层的缺失。也就是，本发明的线路结构以该第一介电层与第二介电层作为绝缘保护层，藉以改善现有封装结构中外层线路上的绝缘保护层发生脱层的缺失。
由上可知，本发明藉由以较低沉积速率，使所形成的第一介电层具有较致密的结构，也就是，该第一介电层的反射指数较高，使该第二介电层与线路层的粘着力，藉以改善现有结构中线路层与钝化层之间发生脱层现象，遂提升线路结构的产品良率。
附图说明
图1为显示现有具半导体基材的线路结构的剖面示意图；
图1A至图1B为显示现有对线路重布结构中最外层的线路层施加钝化层的制法示意图，其中，图1A’为以第A-A剖面线切割的剖面示意图；
图2A及图2C为显示本发明线路结构的制法示意图；
图2D为显示本发明第二实施例的线路结构示意图；
图3为本发明线路结构的第三实施例的剖面示意图；
图4为本发明线路结构的第四实施例的剖面示意图；
图5为本发明线路结构的第五实施例的剖面示意图；
图6为本发明线路结构的第六实施例的剖面示意图；以及
图7为本发明线路结构的七实施例的剖面示意图。
符号说明
1堆迭封装结构
2、3、4、5、6、7、8线路结构
10线路基板
11硅中介板
13半导体晶片
20绝缘层
21、31线路层
22钝化层
220氧化硅子层
222氮化硅子层
30基底
31a第一表面
31b第二表面
31c侧面
32第一介电层
33第二介电层
34第三介电层。
具体实施方式
以下藉由特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明亦可藉由其他不同的具体实例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本创作可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本创作所能产生的功效及所能达成的目的下，均应仍落在本创作所揭示的技术内容得能涵盖的范围内。本文所使用的术语“反射指数”的涵意包括，但非限于，沉积而得的结构的致密程度，通常而言，沉积速率越低所得到的结构越致密，换言之，结构越致密者其反射指数(reflectiveindex，RI值)则越高。同时，本说明书中所引用的如“上”、“第一”、“第二”等的用语，也仅为便于叙述的明了，而非用于限定本创作可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本创作可实施的范畴。
第一实施例
请参阅图2A及图2D为显示本发明线路结构3的制法示意图。
如图2A所示，提供一表面上形成有线路层31的基底30，该线路层31具有相对的第一表面31a及第二表面31b、及连接该第一表面31a与第二表面31b的侧面31c，其中，该线路层31藉该第二表面31b接触该基底30。
于本实施例中，该基底30为线路板、晶片、晶圆、线路重布结构或硅中介板。此外，该基底也可业已具有至少一层线路层者，而该线路层31指形成于该基底最外层的线路。再者，形成该线路层31的材质为铜。
如图2B所示，于该线路层31的第一表面31a上形成第一介电层32。
于本实施例中，该第一介电层32不仅形成该线路层31的第一表面31a，也形成于该线路层31的侧面31c。于本发明中，以化学气相沉积法形成该第一介电层32，该第一介电层32的材质为由较低沉积速率所沉积而成的氧化硅或氮化硅，藉较低的沉积速率使所沉积的该第一介电层具有较致密的结构。举例而言，于本实施例中，用于沉积该第一介电层的沉积速率小于更佳为小于又，由于本发明的第一介电层以较低沉积速率沉积而成，使该低沉积速率氧化硅或低沉积速率沉积的氮化硅具有较致密的结构，意即，该第一介电层的反射指数大于该第二介电层的反射指数，因此可增加该线路层与后续设置的第二介电层之间的粘着力。
如图2C所示，以化学气相沉积法形成第二介电层33于该第一介电层32上，该第二介电层33的反射指数小于该第一介电层32的反射指数。
于本实施例中，该第二介电层33形成于该第一介电层32上，且该第一介电层32的沉积速率小于该第二介电层33的沉积速率，该第一介电层32的致密程度大于该第二介电层33。于本实施例中，形成该第二介电层33的材质为以一般沉积速率(约为)下沉积而得氧化硅或氮化硅。当该第二介电层33的材质为氮化硅时，即具有抗化学、抗湿与抗氧化等特性，因此得以不需另外施加其他介电层的情况下即绝缘保护的功效。
第二实施例
如图2D所示，于该第二介电层33上，以化学气相沉积法形成第三介电层34，且该第三介电层34的反射指数小于该第一介电层32的反射指数。
于本实施例中，形成该第二介电层的材质为一般沉积速率(约为)下沉积而得的氧化硅，形成该第三介电层的材质为一般沉积速率(约为)下沉积而得的氮化硅。
请参阅图2C，本发明的线路结构，包括：基底30；形成于该基底30表面的线路层31，该线路层31具有相对的第一表面31a及第二表面31b、及连接该第一表面31a与第二表面31b的侧面31c，其中，该线路层31藉该第二表面31b接触该基底30；形成于该线路层31上的第一介电层32，且覆盖该线路层31的第一表面31a；以及形成于该第一介电层32上的第二介电层33，该第二介电层33的反射指数小于该第一介电层32的反射指数。
于本实施例中，该第一介电层32不仅形成该线路层31的第一表面31a，也形成于该线路层31的侧面31c。于本实施例中，用于沉积该第一介电层的沉积速率小于更佳为小于于本实施例中，该基底30为线路板、晶片、晶圆、线路重布结构或硅中介板。再者，形成该线路层31的材质为铜。
于本发明中，形成该第一介电层32的材质为由较低沉积速率所沉积而成的氧化硅或氮化硅，藉较低的沉积速率使所沉积的该第一介电层具有较致密的结构。
此外，由于本发明的第一介电层以较低沉积速率沉积而成，使该低沉积速率氧化硅或低沉积速率沉积的氮化硅具有较致密的结构，因此可增加该线路层与后续设置的第二介电层之间的粘着力。于本实施例中，形成该第二介电层33的材质为以一般沉积速率(约为)下沉积而得氧化硅或氮化硅。当形成该第二介电层33的材质为氮化硅时，该第二介电层33即具有抗化学、抗湿与抗氧化等特性，因此得以不需另外施加其他介电层的情况下即具有绝缘保护的功效。
第三实施例
请参阅图3，相较于前述实施例，于本实施例的线路结构4中，该第一介电层32同样仅形成于该线路层31的第一表面31a与侧面31c，并未形成于该基底30的表面上，惟，该第二介电层33不仅形成于该第一介电层32上，该第二介电层33还延伸覆盖于该基底30的表面上未形成有该线路层31之处，也就是，该第二介电层33整形成于该基底30的表面上。于本实施例中，该线路结构4具有第三介电层34，该第三介电层34整形成于该第二介电层33上。
第四实施例
请参阅图4，本实施例的线路结构5相较于第三实施例的线路结构4，差别仅在于该第一介电层32仅形成于该线路层31的第一表面31a上，并未形成于该基底30的表面与该线路层31的侧面上，该第二介电层33亦形成于该线路层31的侧面31c，也就是，该第二介电层33形成于整该基底30的表面上。
第五实施例
请参阅图5，相较于第三实施例，本实施例的线路结构6差别仅在于该第一介电层32不仅形成于该线路层31的第一表面31a与侧面31c，更延伸覆盖于该线路层31周围的部份该基底30的表面上。
第六实施例
请参阅图6，相较于第三实施例，本实施例的线路结构7差别仅在于该第二介电层33不具有其他覆盖层。于本实施例中，该第二介电层33的材质为以一般沉积速率(约为)所沉积而得的氮化硅。
第七实施例
请参阅图7，本实施例的线路结构8相较于第三实施例，差别仅在于该第一介电层32不仅形成于该线路层31的第一表面31a与侧面31c，而形成于整该基底30的表面上，使该线路层31嵌埋于该第一介电层32中。
于本发明的线路结构及其制法中，藉由以低沉积速率沉积的氧化硅或低沉积速率沉积的氮化硅做为该第一介电层的材质，该低沉积速率沉积的氧化硅或低沉积速率沉积的氮化硅具有较致密的结构，所以可增加该线路层与第二介电层之间的粘着力，达到避免后续设置的第二介电层与线路层间发生脱层的现象，遂提升整体产品良率。
本发明的线路结构及其制法得以用于保护如晶片表面、线路重布结构(RDL)或硅中介板中最外层的线路层，也就是，藉由本发明的第一介电层避免该些为保护位于表面或最外层的线路层上所施加的第二介电层发生脱层的现象，应用范围十分广泛。
于本发明的线路结构及其制法中，以该第一介电层与第二介电层作为如现有的钝化层，藉由反射指数较高(即，较致密)的第一介电层改善钝化层与线路层间的结合力，改善现有封装结构中外层线路与钝化层间的结合力不佳，遂避免脱层缺失的发生。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (18)
1.一种线路结构，包括：
基底；
线路层，其形成于该基底表面，该线路层具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二表面接触该基底；
第一介电层，其形成于该线路层的第一表面；以及
第二介电层，其形成于该第一介电层上，该第二介电层的反射指数小于该第一介电层的反射指数。
2.如权利要求1所述的线路结构，其特征为，该基底线路板、晶片、晶圆、线路重布结构或硅中介板。
3.如权利要求1所述的线路结构，其特征为，该第一介电层还形成于该线路层的侧面。
4.如权利要求1或3所述的线路结构，其特征为，该结构还包括反射指数小于该第一介电层的反射指数的第三介电层，其形成于该第二介电层上。
5.如权利要求4所述的线路结构，其特征为，形成该第三介电层的材质为氮化硅。
6.如权利要求1所述的线路结构，其特征为，形成该第一介电层的材质为低沉积速率沉积的氧化硅或低沉积速率沉积的氮化硅。
7.如权利要求1所述的线路结构，其特征为，形成该第一介电层的沉积速率小于
8.如权利要求1所述的线路结构，其特征为，形成该第二介电层的材质为氧化硅或氮化硅。
9.一种线路结构的制法，包括：
提供一表面上形成有线路层的基底，该线路层具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二表面接触该基底；
于该线路层的第一表面上形成第一介电层；以及
形成第二介电层于该第一介电层上，该第二介电层的反射指数小于该第一介电层。
10.如权利要求9所述的线路结构的制法，其特征为，该基底为线路板、晶片、晶圆、线路重布结构或硅中介板。
11.如权利要求9所述的线路结构的制法，其特征为，该第一介电层还形成于该线路层的侧面。
12.如权利要求9或11所述的线路结构的制法，其特征为，该制法还包括于该第二介电层上形成反射指数小于该第一介电层的反射指数的第三介电层。
13.如权利要求12所述的线路结构的制法，其特征为，以沉积法形成该第一介电层、第二介电层及第三介电层，且该第一介电层的沉积速率分别小于该第二介电层的沉积速率及/或第三介电层的沉积速率。
14.如权利要求12所述的线路结构的制法，其特征为，形成该第三介电层的材质为氮化硅。
15.如权利要求9所述的线路结构的制法，其特征为，以沉积法形成该第一介电层及第二介电层，且该第一介电层的沉积速率小于该第二介电层的沉积速率。
16.如权利要求9所述的线路结构的制法，其特征为，形成该第一介电层的材质为低沉积速率沉积的氧化硅或低沉积速率沉积的氮化硅。
17.如权利要求9所述的线路结构的制法，其特征为，形成该第一介电层的沉积速率小于
18.如权利要求9所述的线路结构的制法，其特征为，形成该第二介电层的材质为氧化硅或氮化硅。
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