TWI533420B - 半導體封裝件及其製法 - Google Patents

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TWI533420B
TWI533420B TW102145515A TW102145515A TWI533420B TW I533420 B TWI533420 B TW I533420B TW 102145515 A TW102145515 A TW 102145515A TW 102145515 A TW102145515 A TW 102145515A TW I533420 B TWI533420 B TW I533420B
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張宏達
賴顗喆
邱啓新
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矽品精密工業股份有限公司
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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種具晶圓級線路之半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶圓尺寸構裝(Wafer Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)或多晶片模組封裝(Multi-Chip Module,MCM)等覆晶型態的封裝模組。
如第1圖所示，其為複數半導體晶片12藉由銲錫凸塊121結合於一承載件(圖略)上之線路部11上，且形成底膠13於該線路部11與各該半導體晶片12之間，再形成封裝膠體14於該線路部11上以包覆各該半導體晶片12。之後，移除該線路部11下側之承載件(圖略)，再形成一絕緣保護層17於該線路部11下側，且該絕緣保護層17外露該線路部11之部分表面，以供結合如銲球之導電元件18。
惟，習知半導體封裝件1中，當移除該承載件後，由於該線路部11、半導體晶片12、底膠13、封裝膠體14等材料之熱膨脹 係數(Coefficient of thermal expansion,CTE)差異甚大，使該尚未進行切單之整體結構容易產生翹曲(warpage)。
再者，該封裝膠體14容易吸收水氣，亦會使該尚未進行切單之整體結構容易發生翹曲。
又，若發生翹曲現象，則可能使該半導體晶片12發生破裂、或於後續如植球製程(即形成該導電元件18)時，使銲球接置之可靠度下降而造成掉球等問題，致使產品之品質不佳。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：線路部，係具有相對之第一側與第二側；半導體元件，係設於該線路部之第一側；絕緣層，係形成於該線路部之第一側，以包覆該半導體元件；以及金屬層，係與該絕緣層結合。
前述之半導體封裝件中，該金屬層係設於該絕緣層上。
前述之半導體封裝件中，復包括底膠，係形成於該線路部之第一側與該半導體元件之間。
本發明復提供一種半導體封裝件之製法，係包括：提供一半導體結構，該半導體結構包含承載件、設於該承載件上之線路部、及結合於該線路部上之至少一半導體元件；形成絕緣層於該線路部上以包覆該半導體元件；形成金屬層，使該金屬層與該絕緣層結合；以及移除該承載件。
前述之製法中，該半導體結構復包含形成於該線路部與各該半導體元件之間的底膠。
前述之製法中，該金屬層係形成於該絕緣層之至少一表面。或者，該金屬層復形成於該線路部上。
前述之製法中，復包括於移除該承載件後，進行切單製程。
前述之半導體封裝件及製法中，該絕緣層復形成於該線路部與該半導體元件之間。
前述之半導體封裝件及製法中，該絕緣層係外露該半導體元件之部分表面，使該金屬層復形成於該半導體元件上；或者，該絕緣層係完全包覆該半導體元件。
前述之半導體封裝件及製法中，復包括於移除該承載件前，形成應力緩衝層於該金屬層上。
前述之半導體封裝件及製法中，該金屬層係嵌埋於該絕緣層中，例如，該金屬層之製程係包括：形成凹部於該絕緣層上；以及形成該金屬層於該凹部中。又包括於移除該承載件前，形成應力緩衝層於該金屬層與該絕緣層上，使該應力緩衝層復接觸該絕緣層，例如，該應力緩衝層復形成於該凹部中，使該應力緩衝層嵌埋於該絕緣層中。另外，該應力緩衝層復接觸該半導體元件。
前述之半導體封裝件及製法中，復包括於移除該承載件前，形成應力緩衝層於該金屬層上。
另外，前述之半導體封裝件及製法中，復包括於移除該承載件後，係外露該線路部，俾供形成複數導電元件於該線路部上。
由上可知，本發明之半導體封裝件及其製法，主要藉由該金屬層之設計，以於移除該承載件後，能克服因該線路部、半導體元件及絕緣層間的熱膨脹係數差異過大而產生之翹曲現象，且該金屬層亦能避免該絕緣層吸收水氣。
1,2,2’,2”,3,3’,3”‧‧‧半導體封裝件
11,21‧‧‧線路部
12‧‧‧半導體晶片
121‧‧‧銲錫凸塊
13,23‧‧‧底膠
14‧‧‧封裝膠體
17,27‧‧‧絕緣保護層
18,28‧‧‧導電元件
2a‧‧‧半導體結構
20‧‧‧承載件
21a‧‧‧第一側
21b‧‧‧第二側
210‧‧‧介電層
211‧‧‧線路層
212‧‧‧電性接觸墊
22‧‧‧半導體元件
22a‧‧‧作用面
22b‧‧‧非作用面
221‧‧‧導電凸塊
24,24’‧‧‧絕緣層
240‧‧‧凹部
25,35,35’‧‧‧金屬層
26,36,36’‧‧‧應力緩衝層
270‧‧‧開孔
S‧‧‧切割路徑
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2F圖係本發明之半導體封裝件之製法之第一實施例的剖面示意圖；其中，第2B’圖係第2B圖之另一實施例，第2E’圖係第2E圖之另一實施例，第2F’及2F”圖係第2F圖之其它實施例；以及第3A至3E圖係本發明之半導體封裝件之製法之第二實施例的剖面示意圖；其中，第3D’圖係第3D圖之另一實施例，第3E’及3E”圖係第3E圖之其它實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之半導體封裝件2,2’,2”之製法之 第一實施例的剖面示意圖。
如第2A圖所示，提供一半導體結構2a，該半導體結構2a包含一承載件20、形成於該承載件20上之一線路部21、結合於該線路部21上之複數半導體元件22、及形成於該線路部21與各該半導體元件22之間的底膠23。
於本實施例中，該承載件20係為含矽之板體，且該半導體元件22具有相對之作用面22a與非作用面22b。
再者，該線路部21係包含相疊之複數介電層210與複數線路層211，並具有相對之第一側21a與第二側21b，該些半導體元件22之作用面22a藉由複數導電凸塊221覆晶結合於該線路部21之第一側21a，而該底膠23係包覆該些導電凸塊221，且該線路部21之第二側21b係具有複數電性接觸墊212並結合至該承載件20上。
又，該線路層211係為晶圓級線路，而非封裝基板級線路。目前封裝基板最小之線寬與線距為12μm，而半導體製程能製作出3μm以下之線寬與線距。
如第2B圖所示，形成一絕緣層24於該線路部21之第一側21a以包覆各該半導體元件22與該底膠23。
於本實施例中，該絕緣層24可為封裝膠體、壓合膜或塗佈方式形成之層等。
再者，該絕緣層24係外露於該半導體元件22之非作用面22b。
又，於其它實施例中，如第2B’圖所示，該絕緣層24’係覆蓋於該半導體元件22之非作用面22b。
如第2C圖所示，接續第2B圖之製程，係形成一金屬層25 於該線路部21之各側面、該絕緣層24之各表面與該半導體元件22之非作用面22b，以提整(或降低)該承載件20之翹曲程度。
於本實施例中，利用該金屬層25保護該絕緣層24,24’，以避免後續製程中，該絕緣層24,24’吸收水氣。
如第2D圖所示，形成一應力緩衝層26於部分該金屬層25上。
於本實施例中，該應力緩衝層26係以化學氣相沉積(Chemical Vapor Deposition,CVD)方式形成介電材所構成者。
再者，該應力緩衝層26係僅位於該半導體元件22之非作用面22b上方，以對應該承載件20之位置。
又，於其它實施例中，該應力緩衝層26亦可完全覆蓋該金屬層25，即復形成於對應該線路部21之各側面與該絕緣層24之各側面之金屬層25上。
如第2E圖所示，移除該承載件20，以外露該線路部21之第二側21b及該電性接觸墊212。
再者，於其它實施例中，可不形成該底膠23，而是形成該絕緣層24於該線路部21與各該半導體元件22之間，以包覆該些導電凸塊221，如第2E’圖所示。
如第2F圖所示，形成複數導電元件28於該線路部21之第二側21b。之後，沿如第2E圖所示之切割路徑S進行切單製程，以獲得複數半導體封裝件2。
於本實施例中，係先形成一絕緣保護層27於該線路部21之第二側21b，且該絕緣保護層27形成有複數開孔270，令該些電性接觸墊212外露於各該開孔270，以供結合如銲球之導電元件 28。再者，於其它實施例中，亦可先進行切單製程，再形成絕緣保護層27與導電元件28。
又，如第2F’圖所示，係接續第2E’圖之製程所得之半導體封裝件2’。
另外，如第2F”圖所示，係接續第2B’圖之製程所得之半導體封裝件2”。
本發明之製法中，藉由該金屬層25之設計，當移除該承載件20後，能降低整體結構(如第2E或2E’圖之結構)之翹曲程度，以克服因該線路部21、半導體元件22、底膠23、絕緣層24,24’間的熱膨脹係數(CTE)差異過大所產生之翹曲(warpage)現象。
再者，藉由該金屬層25之設計，使該絕緣層24,24’不會吸收水氣，故當移除該承載件20後，能避免整體結構(如第2E或2E’圖之結構)發生翹曲。
又，藉由該應力緩衝層26應力較大之材質特性，以當移除該承載件20後，能降低整體結構之翹曲程度，藉以克服因該線路部21、半導體元件22、底膠23、絕緣層24,24’間的熱膨脹係數(CTE)差異過大所產生之翹曲現象。
因此，利用本發明之製法能避免發生翹曲現象，因而能避免該半導體元件22發生破裂、或該導電元件28之可靠度下降而造成掉球等問題，故本發明之製法能提升產品之品質。
第3A至3D圖係為本發明之半導體封裝件3,3’,3”之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於金屬層之製程，其它步驟之製程大致相同，故不再贅述相同處。
如第3A圖所示，接續第2B圖之製程，形成至少一凹部240 於該絕緣層24上。於其它製程中，亦可接續第2B’圖之製程。
於本實施例中，係藉由形成該凹部240，以降低該承載件20之翹曲程度。
再者，該凹部240係位於該線路部21之邊緣以圍繞該些半導體元件22。
如第3B圖所示，形成一金屬層35於該凹部240中，且該金屬層35係填滿該凹部240。
如第3C圖所示，形成一應力緩衝層36於該金屬層35、各該半導體元件22之非作用面22b與該絕緣層24上。
如第3D圖所示，移除該承載件20，以外露該線路部21之第二側21b。
再者，於其它實施例中，如第3D’圖所示，該金屬層35’未填滿該凹部240，故該應力緩衝層36’復填入該凹部240中。
如第3E圖所示，進行切單製程及形成絕緣保護層27與導電元件28，以獲得複數半導體封裝件3。
再者，如第3E’圖所示，係接續第3D’圖之製程所得之半導體封裝件3’。
另外，如第3E”圖所示，係接續第2B’圖之製程所得之半導體封裝件3”。
本發明之製法中，藉由該金屬層35,35’(及該應力緩衝層36,36’)之設計，當移除該承載件20後，能降低整體結構(如第3D或3D’圖之結構)之翹曲程度，以克服因該線路部21、半導體元件22、底膠23、絕緣層24,24’間的熱膨脹係數(CTE)差異過大所產生之翹曲(warpage)現象。
本發明係提供一種半導體封裝件2,2’,2”,3,3’,3”，係包括：具有相對之第一側21a與第二側21b之一線路部21、設於該線路部21之第一側21a的至少一半導體元件22、設於該線路部21之第一側21a以包覆該半導體元件22的一絕緣層24,24’、以及形成於該絕緣層24,24’上的一金屬層25,35,35’。
於該半導體封裝件2,2’,3,3’之實施例中，該絕緣層24係外露該半導體元件22之部分表面。且於該半導體封裝件2,2’中，該金屬層25復接觸於該半導體元件22上。
於該半導體封裝件2”,3”之實施例中，該絕緣層24’係完全包覆該半導體元件22。
於該半導體封裝件3,3’,3”之實施例中，該金屬層35,35’係嵌埋於該絕緣層24,24’中。
所述之半導體封裝件2,2’,2”,3,3’,3”復包括形成於該金屬層25,35,35’上之應力緩衝層26,36,36’。於一實施例中，該應力緩衝層36復接觸該絕緣層24；於一實施例中，該應力緩衝層36復接觸該半導體元件22；於一實施例中，該應力緩衝層36’復嵌埋於該絕緣層24中。
於該半導體封裝件2,2”,3,3’,3”之實施例中，復包括底膠23，其形成於該線路部21之第一側21a與該半導體元件22之間。
於該半導體封裝件2’之實施例中，該絕緣層24’復形成於該線路部21之第一側21a與該半導體元件22之間。
另外，所述之半導體封裝件2,2’,2”,3,3’,3”復包括複數導電元件28，係設於該線路部21之第二側21b。
綜上所述，本發明之半導體封裝件及其製法，係藉由該金屬 層及該應力緩衝層之設計，以降低整體結構之翹曲程度，而避免發生翹曲現象。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧承載件
21‧‧‧線路部
22‧‧‧半導體元件
22b‧‧‧非作用面
24‧‧‧絕緣層
25‧‧‧金屬層

Claims (28)

  1. 一種半導體封裝件，係包括：線路部，係具有相對之第一側與第二側；半導體元件，係設於該線路部之第一側上；絕緣層，係形成於該線路部之第一側上，以包覆該半導體元件；以及金屬層，係與該絕緣層結合，其中，該金屬層與該半導體元件電性絕緣。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣層係外露該半導體元件之部分表面。
  3. 如申請專利範圍第2項所述之半導體封裝件，其中，該金屬層復形成於該半導體元件上。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣層係完全包覆該半導體元件。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該金屬層係嵌埋於該絕緣層中。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該金屬層係設於該絕緣層上。
  7. 如申請專利範圍第1項所述之半導體封裝件，復包括形成於該金屬層上之應力緩衝層。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中，該應力緩衝層復接觸該絕緣層。
  9. 如申請專利範圍第7項所述之半導體封裝件，其中，該應力緩衝層復接觸該半導體元件。
  10. 如申請專利範圍第7項所述之半導體封裝件，其中，該應力緩衝層復嵌埋於該絕緣層中。
  11. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣層復形成於該線路部之第一側與該半導體元件之間。
  12. 如申請專利範圍第1項所述之半導體封裝件，復包括底膠，係形成於該線路部之第一側與該半導體元件之間。
  13. 如申請專利範圍第1項所述之半導體封裝件，復包括設於該線路部之第二側的複數導電元件。
  14. 一種半導體封裝件之製法，係包括：提供一半導體結構，該半導體結構包含承載件、設於該承載件上之線路部、及結合於該線路部上之至少一半導體元件；形成絕緣層於該線路部上以包覆該半導體元件；形成金屬層，使該金屬層與該絕緣層結合，其中，該金屬層與該半導體元件電性絕緣；以及移除該承載件。
  15. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該半導體結構復包含形成於該線路部與各該半導體元件之間的底膠。
  16. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該絕緣層復形成於該線路部與該半導體元件之間。
  17. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該絕緣層係外露該半導體元件之部分表面。
  18. 如申請專利範圍第17項所述之半導體封裝件之製法，其中，該金屬層復形成於該半導體元件上。
  19. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該絕緣層係完全包覆該半導體元件。
  20. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該金屬層係形成於該絕緣層之至少一表面。
  21. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該金屬層復形成於該線路部上。
  22. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括於移除該承載件前，形成應力緩衝層於該金屬層上。
  23. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該金屬層之製程，係包括：形成凹部於該絕緣層上；以及形成該金屬層於該凹部中。
  24. 如申請專利範圍第23項所述之半導體封裝件之製法，復包括於移除該承載件前，形成應力緩衝層於該金屬層與該絕緣層上。
  25. 如申請專利範圍第24項所述之半導體封裝件之製法，其中，該應力緩衝層復接觸該半導體元件。
  26. 如申請專利範圍第24項所述之半導體封裝件之製法，其中，該應力緩衝層復形成於該凹部中。
  27. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括於移除該承載件後，係外露該線路部，俾供形成複數導電元件於該線路部上。
  28. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括於移除該承載件後，進行切單製程。
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