CN102664194B - 薄膜晶体管 - Google Patents
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Abstract
本发明提供一种薄膜晶体管，薄膜晶体管包括基板、栅极、栅绝缘层、主动层、源极、漏极，栅极设置于基板上，栅绝缘层覆盖栅极及基板，主动层设置于该栅绝缘层上，并位于栅极上方，源极和漏极分别设置于主动层上，且源极与源极相对设置；其中，栅绝缘层包括设置于栅极及基板上的第一栅绝缘层、在第一栅绝缘层之上的第二栅绝缘层，且第一栅绝缘层的膜质比第二栅绝缘层的膜质致密，因而，即使在切割或者制造过程中产生了静电，本发明的栅极与源极、漏极之间也不容易发生静电击穿的现象。
Description
【技术领域】
本发明涉及一种薄膜晶体管，且特别涉及一种栅绝缘层具有多个膜层的薄膜晶体管。
【背景技术】
近年来，由于光电技术与半导体制造技术的成熟，带动了平面显示器(FlatPanel Display)的蓬勃发展，其中薄膜晶体管液晶显示器(Thin Film TransistorLiquid Crystal Display，TFT-LCD)应用薄膜晶体管作为开关以控制液晶层，其具有操作电压低、反应速度快、重量轻以及体积小等优点，而逐渐成为平面显示器产品的主流。
薄膜晶体管液晶显示器包括薄膜晶体管阵列基板、与薄膜晶体管阵列基板相对设置的彩色滤光片基板、以及夹置于薄膜晶体管阵列基板和彩色滤光片基板之间的液晶层。薄膜晶体管阵列基板包括一基板，设置于基板上的扫描线、数据线、以及连接扫描线和数据线的薄膜晶体管，以及连接到薄膜晶体管的像素电极，通过扫描线控制薄膜晶体管的开启，通过数据线来控制像素电极充入电压的大小，从而控制液晶层的偏转以显示图像。彩色滤光片基板包括一基板、设置于基板上的黑色矩阵和彩色滤光层、以及一平坦层、一设置于绝缘层上的透明电极层。
图1为现有薄膜晶体管的剖面示意图。请参考图1，现有的薄膜晶体管100包括一基板110、一栅极120、一栅绝缘层130、一有源层140、一欧姆接触层150、一源极160与一漏极170。其中，栅极120配置于部分基板110上，并与扫描线(未显示)电性连接。栅绝缘层130配置于基板110上，并覆盖栅极120和扫描线，栅绝缘层130的材料为氮化硅(SiNx)或氧化硅(SiOx)，厚度为(埃)。有源层140配置于栅绝缘层130上，并对应设置于栅极120上方。欧姆接触层150配置于部分有源层140上，且欧姆接触层150上设置有源极160与漏极170，欧姆接触层的目的是用来降低有源层与源极和漏极的接触电阻。源极与漏极相对设置，且源极与数据线电性连接，漏极与像素电极(未显示)电性连接。当开启电压通过扫描线输入至栅极120时，有源层140便具有导电的特性，因此源极160与漏极170之间便可导通，从而数据线上输入想要显示的画面电压通过源极、漏极而输入到像素电极，因而像素电极可以用来显示想要的画面。
一般说来，目前的薄膜晶体管制造工艺首先沉积栅金属层并刻蚀出栅极图案，然后在具有栅图案层基板表面沉积栅绝缘层，然后依次制造有源层、欧姆接触层和源/漏金属层。薄膜晶体管在制造工艺中，主要包括沉积、刻蚀等工艺，由于沉积设备、刻蚀设备一般需要较高的工作电压，这种较高的工作电压会导致TFT阵列基板在制造过程中可能使得其中的金属层聚集较多电荷；并且，薄膜晶体管在制造过程中需要多次搬运、清洗步骤，这样的搬运、清洗步骤会对TFT阵列基板中的玻璃基板产生摩擦，使得玻璃基板上产生电荷，而玻璃基板上产生的电荷都会聚集到与玻璃基板直接接触的栅金属层上。
在上述制造现有的TFT阵列基板的工艺过程中，TFT阵列基板会在金属层上聚集较多电荷，而采用现有工艺制造的TFT阵列基板上的栅金属层和源/漏金属层之间完全被栅绝缘层隔开，从而两个金属层之间极容易因为电荷的聚集而形成电势差，而一般说来栅绝缘层比较疏松，即栅绝缘层的折射率在1.82～1.87，并且在制造疏松栅绝缘层的过程中容易产生针孔(pinhole)，从而TFT阵列基板在制造过程容易发生静电击穿现象，导致产品的合格率和良率降低。
另外，在形成膜晶体管阵列基板后，后续需要对膜晶体管阵列基板进行切割以形成想要尺寸的面板，然，在面板的切割过程中，容易由于切割轮与膜晶体管阵列基板的摩擦而产生静电，而该些静电也会聚集在栅极和源/漏极上，由此两个金属层之间会因为电荷的聚集而形成电势差，从而使得TFT阵列基板在切割过程中发生静电击穿现象，导致产品的合格率和良率进一步降低。
【发明内容】
为了克服现有技术中存在的问题，本发明提供了一种薄膜晶体管，能有效的降低薄膜晶体管在制造过程中以及在切割过程中发生的静电击穿现象。
本发明揭露一种薄膜晶体管，包括基板、栅极、栅绝缘层、主动层、源极、漏极，栅极设置于基板上，栅绝缘层覆盖栅极及基板，主动层设置于该栅绝缘层上，并位于栅极上方，源极和漏极分别设置于主动层上，且源极与源极相对设置；其中，栅绝缘层包括设置于栅极及基板上的第一栅绝缘层、在第一栅绝缘层之上的第二栅绝缘层，且第一栅绝缘层的膜质比第二栅绝缘层的膜质致密。
在本发明之一实施例中，该绝缘层更包括一第三栅绝缘层，第三栅绝缘层夹置于第一栅绝缘层和第二栅绝缘层之间，且第三栅绝缘层的膜质要比该第二栅绝缘层的膜质疏松。
在本发明之一实施例中，第一栅绝缘层的折射率大于1.9，第二栅绝缘层的折射率比第一栅绝缘层的折射率要小0.02～0.03，第三栅绝缘层的折射率要小于第二栅绝缘层。第三栅绝缘层的折射率为1.82～1.87。
在本发明之一实施例中，第一栅绝缘层的厚度介于到之间，第二栅绝缘层的厚度大体上为第三栅绝缘层的厚度为第一栅绝缘层、第二栅绝缘层、第三栅绝缘层的材料为氮化硅。
在本发明之一实施例中，主动层包括有源层和欧姆接触层，有源层位于栅绝缘层之上，欧姆接触层位于有源层之上，且欧姆接触层之上设置源极和漏极。有源层的材料为非晶硅(a-Si)，欧姆接触层材料为在非晶硅里面掺杂P(磷)元素形成。
在本发明之一实施例中，主动层的材料为IGZO、IZO、ZnO、ZnSnO、GIZO之一。
本发明还揭露一种薄膜晶体管，包括基板、栅极、栅绝缘层、主动层、源极、漏极，栅极设置于基板上，栅绝缘层覆盖栅极及基板，主动层设置于该栅绝缘层上，并位于栅极上方，源极和漏极分别设置于主动层上，且该源极与该源极相对设置；其中，该栅绝缘层包括设置于栅极及该基板上的第一栅绝缘层、在该第一栅绝缘层之上的第二栅绝缘层，且该栅绝缘层包含N-H键、Si-H键键结，该第一栅绝缘层N-H键、Si-H键含量小于该第二栅绝缘层N-H键、Si-H键含量。
在本发明之一实施例中，第一栅绝缘层N-H键、Si-H键含量小于15％，第二栅绝缘层N-H、Si-H键含量小于20％。
在本发明之一实施例中，栅绝缘层更包括第三栅绝缘层，第三栅绝缘层夹置于第一栅绝缘层和第二栅绝缘层之间，且第三栅绝缘层N-H键、Si-H键含量大于第二栅绝缘层N-H键、Si-H键含量；第三栅绝缘层中N-H键、Si-H键含量大于20％；第一栅绝缘层的厚度介于到之间，第二栅绝缘层的厚度大体上为第三栅绝缘层的厚度为
在本发明之一实施例中，栅绝缘层的材料为氮化硅；该主动层的材料为非晶矽、IGZO、IZO、ZnO、ZnSnO、GIZO之一；该栅绝缘层还包括Si-N键、N-N键、Si-Si键键结。
根据以上所述，本发明相对前案的设计，由于在栅极和主动层之间设置有第一栅绝缘层和第二栅绝缘层，且第一栅绝缘层和第二栅绝缘层的膜质都比较致密，因而，即使在切割或者制造过程中产生了静电，本发明的栅极与源/漏极之间也不容易发生前案的静电击穿的现象，从而本发明可以改善产品的合格率和良率。另外，本发明的薄膜晶体管不容易出现金属层断线的问题，且薄膜晶体管可以得到比较好的开关比。
【附图说明】
图1为现有薄膜晶体管100的剖面示意图。
图2为本发明第一实施例薄膜晶体管200的剖面示意图。
图3(a)到图3(d)为本发明第一实施例的薄膜晶体管200的制造流程图。
图4为本发明第二实施例薄膜晶体管300的剖面示意图。
图5(a)到图5(d)为本发明第二实施例的薄膜晶体管300的制造流程图。
图6是本发明第三实施例薄膜晶体管400的剖面示意图。
【具体实施方式】
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
第一实施例
图2为本发明第一实施例薄膜晶体管200的剖面示意图。请参考图2，本发明的薄膜晶体管200包括一基板210、一栅极220、一栅绝缘层230、一有源层240、一欧姆接触层250、一源极260与一漏极270。其中，栅极220配置于基板210上，并与扫描线(未显示)电性连接。栅绝缘层230配置于基板210上，并覆盖栅极220和扫描线，栅绝缘层230的材料为氮化硅(SiNx)，厚度大体上为当然，本发明的栅绝缘层不限这个范围，其他厚度可以根据实际需求有所改变。有源层240配置于栅绝缘层230上，并对应设置于栅极220上方。欧姆接触层250配置于部分有源层240上，且欧姆接触层250上设置有源极260与漏极270。源极260与漏极270相对设置，且源极260与数据线(未显示)电性连接，漏极270与像素电极(未显示)电性连接。
具体而言，在本实施例中，栅绝缘层230包括第一栅绝缘层231和第二栅绝缘层232，第一栅绝缘层231位于栅极220与基板210之上，第二栅绝缘层232设置于第一栅绝缘层231之上，且第一栅绝缘层231和第二栅绝缘层232膜质都比较致密，但第一栅绝缘层231要比第二栅绝缘层232膜质致密，例如，在本实施例中，第一栅绝缘层的折射率要大于1.9，第二栅绝缘层的折射率比第一栅绝缘层的折射率要小0.02～0.03。在本实施例中，第一栅绝缘层和第二栅绝缘层的材质为氮化硅(SiNx)，且第一栅绝缘层的厚度大体上为第二栅绝缘层的厚度大体上为
从微观的角度来说，本实施例的第一栅绝缘层231和第二栅绝缘层232都是由N-H键、Si-H键、Si-N键、N-N键、Si-Si键等键结构成，一般说来，N-H键、Si-H键的键长会比较长，Si-N键、N-N键、Si-Si键的键长会比较短，且单位面积中含键长比较长的键较多，膜质相对会疏松，含键长比较短的键较多，膜质相对会致密。因而，为了使第一栅绝缘层231比较致密，本发明设置N-H键、Si-H键的含量低于15％，为了使第二栅绝缘层232比较致密，且折射率要比第一栅绝缘层231要小0.02～0.03，本实施例设置N-H键、Si-H键的含量低于20％，但要大于第一栅绝缘层231的N-H键、Si-H键的含量比例。
另外，在本实施例中，第一栅绝缘层231的膜层为一层，但是本发明第一栅极绝缘层231的膜层不限一层，为多层的结构也可以。同样，在本实施例中，第二栅绝缘层232的膜层也为一层，但是本发明的第二栅绝缘层232的膜层不限一层，为多层的结构也可以。
综上所述，在本实施例中，由于在栅极220和有源层240之间设置有第一栅绝缘层231和第二栅绝缘层232，且第一栅绝缘层231和第二栅绝缘层232的膜质都比较致密。相对前案的设置，即使在切割或者制造过程中产生了静电，本实施例的栅极与源/漏极之间也不容易发生前案的静电击穿的现象，从而本实施例可以改善产品的合格率和良率。
而且，在本实施例中，由于第二栅绝缘层232要比第一栅绝缘层231折射率要小0.02～0.03，从而周边的栅绝缘层230蚀刻形成的倾斜(tape)角度会比较好，从而后续在栅绝缘层230上形成的金属层覆盖会比较好，因而也不容易出现金属层断线的问题。同时，由于本发明第一栅绝缘层231的折射率大于1.9，第二栅绝缘层232的折射率比第一栅绝缘层231的折射率要小0.2～0.3，从而本发明的薄膜晶体管的开电流(Ion，ON current of TFT)会升高，漏电流(Ioff)会降低，因而本实施例的薄膜晶体管200可以得到比较好的开关比。
接下来，将根据图3(a)到图3(d)描述本发明第一实施例的薄膜晶体管的制造方法。
首先，如图3(a)所示，于一基板210上形成一栅极220，其中该栅极220的厚度为50nm～400nm。其中，基板210例如是一玻璃基板、一可挠性基板或其它适当材质的基板。基于导电性的考虑，栅极220一般是使用金属材料，例如为Cr、W、Ti、Ta、Mo、Al、Cu等金属。然而，本发明不限于此，于其它实施例中，栅极220也可以使用其它导电材料，例如是合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆栈层等。此外，形成栅极220的方法例如是先通过溅镀法(sputtering)沉积一层导电层，之后再以光刻法在其上部形成光阻(photoresist)图案，并且以光阻图案为掩模进行导电层的图案蚀刻以形成栅极220。此外，在形成栅极220的过程中，除了前述方法外，还可采用诸如丝网印刷、凹版印刷和喷墨印刷(ink jetprinting)的印刷技术。另外，在其他的实施例中，可于基板210的表面上进一步形成一绝缘层，该绝缘层位于基板210与栅极220之间，以作为一垫高层或一平坦层之用。
接着，请参考图3(b)，于基板210和栅极220上形成一栅绝缘层230以覆盖栅极220和基板210，且该栅绝缘层230的材料为氮化硅。在本实施例中，栅绝缘层230包括第一栅绝缘层231和第二栅绝缘层232，第二栅绝缘层232位于第一栅绝缘层231之上，且第一栅绝缘层231的折射率要大于1.9，第二栅绝缘层232的的折射率比第一栅绝缘层231的折射率要小0.02～0.03，下面将详细描述形成栅绝缘层230的方法及环境。
具体而言，首先，在基板210和栅极220之上形成第一栅绝缘层231，形成该层的反应气体为硅烷(SiH4)和氨气(NH3)的混合气体或硅烷(SiH4)和氮气(N2)的混合气体。以下以SiH4和NH3作为反应气体进行说明，为了形成第一栅绝缘层231的折射率为大于1.9，SiH4/NH3的比率为0.4～0.2，沉积的功率(Power)为4000W～7000W，腔体压力(Pressure)为1100MPA～2500MPA，腔体温度(Temperature)为280℃～500℃，反应气体的气体流量(FLOW)为2000SCCM～45000SCCM等，从而形成第一栅绝缘层231的厚度为1500埃到2000埃之间。
在形成第一栅绝缘层231后，紧接着，形成第二栅绝缘层232，同样形成该层的反应气体为硅烷(SiH4)和氨气(NH3)的混合气体或硅烷(SiH4)和氮气(N2)的混合气体，以下以SiH4和NH3作为反应气体进行说明。为了使形成第二栅绝缘层232的折射率比第一栅绝缘层231的折射率小0.02～0.03，SiH4/NH3的比率为0.2～0.1，沉积的功率(Power)为3000W～5000W，腔体压力(Pressure)为1100MPA～2500MPA，腔体温度(Temperature)为280℃～500℃，反应气体的气体流量(FLOW)为2000SCCM～45000SCCM等，从而形成该第二栅绝缘层232的厚度为1500埃到2000埃之间。
接续上面的步骤，在形成栅绝缘层230后，请参考图3(c)，于栅绝缘层230上形成一有源层240和一欧姆接触层250。形成有源层240和一欧姆接触层250的方法为先通过化学气相沉积法(Chemical Vapor Deposition，简称CVD)或等离子体辅助化学汽相沉积(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)形成一半导体层，所述半导体层的材料为非晶硅(a-Si)，然后干蚀刻图案化半导体层，接着，掺杂高浓度n型杂质的n+氢化图案化后的半导体层表面以形成欧姆接触层250和有源层240，优选的，该n型杂质为磷(P)。其中，该有源层240的厚度为100nm～300nm，欧姆接触层250的厚度为20nm～100nm。
然后，请参考图3(d)，形成一源极260以及一漏极270，源极260以及漏极270配置于欧姆接触层250以及栅绝缘层230上，源极260和漏极270的厚度为50nm～250nm。形成源极260以及漏极270的方法例如是先通过溅镀法(sputtering)沉积一导电层(未绘示)，之后再以微影以及蚀刻程序图案化所述导电层，以形成源极260以及漏极270。一般说来，基于导电性的考虑，源极260以及漏极270一般是使用金属材料，例如Cr、W、Ti、Ta、Mo、Al、Cu等。然而，本发明不限于此，于其它实施例中，源极260以及漏极270也可以使用其它导电材料，例如是合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或是金属材料与其它导材料的堆栈层等。另外，在本实施例中，栅绝缘层230隔绝栅极220与源极260以及栅极220与漏极270，且源极260与漏极270暴露出部分有源层240。
在本实施例中，由于第一栅绝缘层231和第二栅绝缘层232都比较致密，而且厚度都高达因而，在制造过程中，形成第一栅绝缘层231和第二栅绝缘层232需要比较长的时间，从而造成产能降低。为了解决上述问题，本发明特描述第二实施例。
第二实施例
图4为本发明第二实施例薄膜晶体管300的剖面示意图。请参考图4，本实施例的薄膜晶体管300包括一基板310、一栅极320、一栅绝缘层330、一有源层340、一欧姆接触层350、一源极360与一漏极370。其中，栅极320配置于基板310上，并与扫描线(未显示)电性连接。栅绝缘层330配置于基板310上，并覆盖栅极320和扫描线，栅绝缘层330的材料为氮化硅(SiNx)，厚度为当然，本发明的栅绝缘层不限这个范围，其他厚度可以根据实际需求有所改变。有源层340配置于栅绝缘层330上，并对应设置于栅极320上方。欧姆接触层350配置于部分有源层340上，且欧姆接触层350上设置有源极360与漏极370。源极360与漏极370相对设置，且源极360与数据线(未显示)电性连接，漏极370与像素电极(未显示)电性连接。
具体而言，在本实施例中，栅绝缘层330包括第一栅绝缘层331、第二栅绝缘层332和第三栅绝缘层333，第一栅绝缘层331位于栅极320与基板310之上，第三栅绝缘层333位于第二栅绝缘层332之上，第二栅绝缘层332设置于第三栅绝缘层333之上，第三栅绝缘层333位于第一栅绝缘层331和第二栅绝缘层332之间。
在本实施例中，第一栅绝缘层331和第二栅绝缘层332膜质比较致密，但第一栅绝缘层231要比第二栅绝缘层232膜质致密，例如，在本实施例中，第一栅绝缘层331的折射率都要大于1.9，第二栅绝缘层332的折射率比第一栅绝缘层的折射率要小0.02～0.03，第三栅绝缘层333膜质比较疏松，即第三栅绝缘层333的折射率要小于第二栅绝缘层332的折射率，例如，在本实施例中，第三栅极绝缘层333的折射率可以为1.82～1.87。而且，第一栅绝缘层331、第二栅绝缘层332和第三栅绝缘层333的材质都为氮化硅(SiNx)，且第一栅绝缘层331的厚度为第二栅绝缘层332的厚度大体上为第三栅绝缘层333的厚度为
从微观的角度来说，本实施例的第一栅绝缘层331、第二栅绝缘层332和第三栅绝缘层333都是由N-H键、Si-H键、Si-N键、N-N键、Si-Si键等键结构成，一般说来，N-H键、Si-H键的键长会比较长，Si-N键、N-N键、Si-Si键的键长会比较短，且单位面积中含键长比较长的键较多，膜质相对会疏松，含键长比较短的键较多，膜质相对会致密。因而，为了使第一栅绝缘层331比较致密，本发明设置N-H键、Si-H键的总含量低于15％，为了使第二栅绝缘层332比较致密，且折射率比第一栅绝缘层331要小0.02～0.03，本实施例设置N-H键、Si-H键的含量低于20％，但要大于第一栅绝缘层331的N-H键、Si-H键的含量比例，而且，为了使第三栅绝缘层333的膜质比较疏松，本实施例设置N-H键、Si-H键的含量大于20％。
另外，在本实施例中，第一栅绝缘层331的膜层为一层，但是本发明第一栅极绝缘层331的膜层不限一层，为多层的结构也可以。同样，在本实施例中，第二栅绝缘层332和第三栅绝缘层333的膜层也分别为一层，但是本发明的第二栅极绝缘层332和第三栅绝缘层333的膜层也不限为一层，分别为多层的结构也可以。
综上所述，同第一实施例类似，本实施例的栅极330与源/漏极360、370由膜质比较致密的第一栅绝缘层331和第二栅绝缘层332隔开，从而，不容易发生前案的静电击穿现象，从而本实施例可以改善产品的合格率和良率。而且，由于第二栅绝缘层332的折射率要比第一栅绝缘层331的折射率低0.02～0.03，也不容易出现金属层断线的问题，且可以得到比较好的开关比。另外，在本实施例中，由于在较致密的第一栅绝缘层331和第二栅绝缘层332之间设置疏松的第三栅绝缘层333，且第一栅绝缘层331的厚度为第二栅绝缘层332的厚度大体上为第三栅绝缘层333的厚度为从而，相对第一实施例的设计，本实施例制造栅极绝缘层330不需要比较长的时间，从而可以改善工厂的产能。
接下来，将根据图5(a)和5(d)描述本发明第二实施例的薄膜晶体管300的制造方法。
首先，如图5(a)所示，于一基板310上形成一栅极320，其中该栅极320的厚度为50nm～400nm。其中，基板310例如是一玻璃基板、一可挠性基板或其它适当材质的基板。基于导电性的考虑，栅极320一般是使用金属材料，例如为Cr、W、Ti、Ta、Mo、Al、Cu等金属。然而，本发明不限于此，于其它实施例中，栅极320也可以使用其它导电材料，例如是合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆栈层等。此外，形成栅极320的方法例如是先通过溅镀法(sputtering)沉积一层导电层，之后再以光刻法在其上部形成光阻(photoresist)图案，并且以光阻图案为掩模进行导电层的图案蚀刻以形成栅极320。此外，在形成栅极320的过程中，除了前述方法外，还可采用诸如丝网印刷、凹版印刷和喷墨印刷(ink jetprinting)的印刷技术。另外，在其他的实施例中，可于基板310的表面上进一步形成一绝缘层，该绝缘层位于基板310与栅极320之间，以作为一垫高层或一平坦层之用。
接着，请参考图5(b)，于基板310和栅极320上依序形成一第一栅绝缘层331、第三栅绝缘层333和第二栅绝缘层332以覆盖栅极320和基板310，且该第一栅绝缘层331的折射率大于1.9，第二栅绝缘层332的折射率要比第一栅绝缘层的折射率小0.02～0.03，第三栅绝缘层333的折射率比第二栅绝缘层332的折射率小。下面详细描述形成第一栅绝缘层331、第三栅绝缘层333和第二栅绝缘层332的方法及环境。
具体而言，首先，在基板310和栅极320之上形成第一栅绝缘层331，形成该层的反应气体为硅烷(SiH4)和氨气(NH3)的混合气体或硅烷(SiH4)和氮气(N2)的混合气体。以下以SiH4和NH3作为反应气体进行说明，为了形成第一栅绝缘层331的折射率为大于1.9，SiH4/NH3的比率为0.4～0.2，沉积的功率(Power)为4000W～7000W，腔体压力(Pressure)为1100MPA～2500MPA，腔体温度(Temperature)为280℃～500℃，反应气体的气体流量(FLOW)为2000SCCM～45000SCCM等，从而形成第一栅绝缘层331的厚度为300埃到500埃之间。
在形成第一栅绝缘层后，紧接着，形成第三栅绝缘层333，同样形成该层的反应气体为硅烷(SiH4)和氨气(NH3)的混合气体或硅烷(SiH4)和氮气(N2)的混合气体，以下以SiH4/NH3作为反应气体进行说明。为了使形成第三栅绝缘层231比较疏松，SiH4/NH3的比率大于0.1，沉积的功率(Power)为6500W～7500W，腔体压力(Pressure)为1100MPA～2500MPA，腔体温度(Temperature)为280℃～500℃，反应气体的气体流量(FLOW)为2000SCCM～45000SCCM等，从而形成该第三栅绝缘层332的厚度位2000～3000埃之间。
其后，在形成第三栅绝缘层333之后，紧接着，形成第二栅绝缘层332，同样形成该层的反应气体为硅烷(SiH4)和氨气(NH3)的混合气体或硅烷(SiH4)和氮气(N2)的混合气体，以下以SiH4和NH3作为反应气体进行说明。为了使形成第二栅绝缘层332的折射率比第一栅绝缘层331的折射率小0.02～0.03，SiH4/NH3的比率为0.2～0.1，沉积的功率(Power)为3000W～5000W，腔体压力(Pressure)为1100MPA～2500MPA，腔体温度(Temperature)为280℃～500℃，反应气体的气体流量(FLOW)为2000SCCM～45000SCCM等，从而形成第二栅绝缘层332的厚度大体上为
接续上面的步骤，在形成第一栅绝缘层331、第三栅绝缘层333和第二栅绝缘层332后，请参考图5(c)，于第二栅绝缘层332上形成一有源层340和一欧姆接触层350。形成有源层340和一欧姆接触层350的方法为先通过化学气相沉积法(Chemical Vapor Deposition，简称CVD)或等离子体辅助化学汽相沉积(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)形成一半导体层，所述半导体层的材料为非晶硅(a-Si)，然后干蚀刻图案化半导体层，接着，掺杂高浓度n型杂质的n+氢化图案化后的半导体层表面以形成欧姆接触层350和有源层340，优选的，该n型杂质为磷(P)。其中，该有源层340的厚度为100～300nm，欧姆接触层350的厚度为20nm～100nm。
然后，请参考图5(d)，形成一源极360以及一漏极370，源极360以及漏极370配置于欧姆接触层350以及栅绝缘层330上，源极360和漏极370的厚度为50nm～250nm。形成源极360以及漏极370的方法例如是先通过溅镀法(sputtering)沉积一导电层(未绘示)，之后再以微影以及蚀刻程序图案化所述导电层，以形成源极360以及漏极370。一般说来，基于导电性的考虑，源极360以及漏极370一般是使用金属材料，例如Cr、W、Ti、Ta、Mo、Al、Cu等。然而，本发明不限于此，于其它实施例中，源极360以及漏极370也可以使用其它导电材料，例如是合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或是金属材料与其它导材料的堆栈层等。另外，在本实施例中，栅绝缘层330隔绝栅极320与源极360以及栅极320与漏极370，且源极360与漏极370暴露出部分有源层340。
第三实施例
图6是本发明第三实施例薄膜晶体管400的剖面示意图，本实施例的薄膜晶体管与第二实施例的薄膜晶体管相似，因此，相同的组件符号代表相同的组件。本实施例与第二实施例的区别为有源层和欧姆接触层的设计。
请参照图6，本实施例的薄膜晶体管400包括一基板310、一栅极320、一栅绝缘层330、一主动层440、一源极360与一漏极370。其中，栅极320配置于基板310上，并与扫描线(未显示)电性连接。栅绝缘层330配置于基板310上，并覆盖栅极320和扫描线，栅绝缘层330的材料为氮化硅(SiNx)，厚度为当然，本发明的栅绝缘层不限这个范围，其他厚度可以根据实际需求有所改变。主动层440配置于栅绝缘层330上，并对应设置于栅极320上方，且主动层440上设置有源极360与漏极370。源极360与漏极370相对设置，且源极360与数据线(未显示)电性连接，漏极370与像素电极(未显示)电性连接。
具体而言，在本实施例中，栅绝缘层330包括第一栅绝缘层331、第三栅绝缘层333和第二栅绝缘层332，其中，第三栅绝缘层333位于第一栅绝缘层331之上，第二栅绝缘层332位于第一栅绝缘层331及第三栅绝缘层333之上，即第三栅绝缘层333位于第一栅绝缘层331和第二栅绝缘层332之间，且，第一栅绝缘层331和第二栅绝缘层332膜质比较致密，但第一栅绝缘层231要比第二栅绝缘层232膜质致密，例如，在本实施例中，第一栅绝缘层331的折射率都要大于1.9，第二栅绝缘层332的折射率比第一栅绝缘层331的折射率要小0.02～0.03，第三栅绝缘层333膜质比较疏松，即第三栅绝缘层333的折射率要小于第二栅绝缘层332的折射率，例如，在本实施例中，第三栅极绝缘层333的折射率为1.82～1.87。而且，第一栅绝缘层331的厚度为第二栅绝缘层332的厚度大体上为第三栅绝缘层333的厚度为
从微观的角度来说，本实施例的第一栅绝缘层331、第二栅绝缘层332和第三栅绝缘层333都是由N-H键、Si-H键、Si-N键、N-N键、Si-Si键等键结构成，一般说来，N-H键、Si-H键的键长会比较长，Si-N键、N-N键、Si-Si键的键长会比较短，且单位面积中含键长比较长的键较多，膜质相对会疏松，含键长比较短的建较多，膜质相对会致密。因而，为了使第一栅绝缘层331比较致密，本发明设置N-H键、Si-H键的含量低于15％，为了使第二栅绝缘层比较致密，且折射率比第一栅绝缘层331要小0.02～0.03，本实施例设置N-H键、Si-H键的含量低于20％，但要大于第一栅绝缘层331的N-H键、Si-H键的含量比例，而且，为了使第三栅绝缘层333的膜质比较疏松，本实施例设置N-H键、Si-H键的含量大于20％。
又，在本实施例中，主动层440不是由非晶硅(a-Si)材料构成，主动层440由氧化物半导体(semiconductor oxider)材料构成，例如可以为铟镓锌氧化物(indium gallium zinc oxide，简写为InGaZnO或IGZO)、IZO、zinc oxide(ZnO)、ZnSnO、GIZO等材料，但不发明不限于上述列举的材料，其他习知的氧化物半导体材料也可以。
在本实施例中，由于主动层440是由氧化物半导体材料构成，而氧化物半导体材料的载子移动率较非晶硅要高，因而，本实施例的薄膜晶体管400的载子移动率会较高，从而，本实施例的薄膜晶体管400可以满足周边电路电性的要求。而且，氧化物半导体材料为透明材料，因而，使用本实施例薄膜晶体管400的显示器穿透率可以提升。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (18)
1.一薄膜晶体管，包括：
一基板；
一栅极，设置于该基板上；
一栅绝缘层，覆盖该栅极及该基板；
一主动层，设置于该栅绝缘层上，并位于该栅极上方；
一源极，设置于该主动层上；
一漏极，设置于该主动层上，并与该源极相对设置；
其中，该栅绝缘层包括设置于栅极及该基板上的第一栅绝缘层、在该第一栅绝缘层之上的第二栅绝缘层、第三栅绝缘层，且该第一栅绝缘层的膜质比该第二栅绝缘层的膜质致密，该第三栅绝缘层夹置于该第一栅绝缘层和该第二栅绝缘层之间，且该第三栅绝缘层的膜质要比该第二栅绝缘层的膜质疏松。
2.如权利要求1所述的薄膜晶体管，其特征在于：该第一栅绝缘层的折射率大于1.9，该第二栅绝缘层的折射率比该第一栅绝缘层的折射率要小0.02～0.03，该第三栅绝缘层的折射率要小于该第二栅绝缘层。
3.如权利要求2所述的薄膜晶体管，其特征在于：该第三栅绝缘层的折射率为1.82～1.87。
4.如权利要求1所述的薄膜晶体管，其特征在于：该第一栅绝缘层的厚度介于到之间，该第二栅绝缘层的厚度为该第三栅绝缘层的厚度为
5.如权利要求1所述的薄膜晶体管，其特征在于：该第一栅绝缘层、该第二栅绝缘层、该第三栅绝缘层的材料为氮化硅。
6.如权利要求1所述的薄膜晶体管，其特征在于：该第一栅绝缘层的折射率大于1.9，该第二栅绝缘层的折射率比该第一栅绝缘层的折射率要小0.02～0.03。
7.如权利要求1所述的薄膜晶体管，其特征在于：该第一栅绝缘层、该第二栅绝缘层材料为氮化硅。
8.如权利要求1所述的薄膜晶体管，其特征在于：该主动层包括有源层和欧姆接触层，该有源层位于该栅绝缘层之上，该欧姆接触层位于该有源层之上，且该欧姆接触层之上设置该源极和该漏极。
9.如权利要求8所述的薄膜晶体管，其特征在于：该有源层的材料为非晶硅，该欧姆接触层为在非晶硅里面掺杂磷元素形成。
10.如权利要求1所述的薄膜晶体管，其特征在于：该主动层的材料为IGZO、IZO、ZnO、ZnSnO、GIZO之一。
11.一薄膜晶体管，包括：
一基板；
一栅极，设置于该基板上；
一栅绝缘层，覆盖该栅极及该基板；
一主动层，设置于该栅绝缘层上，并位于该栅极上方；
一源极，设置于该主动层上；
一漏极，设置于该主动层上，并与该源极相对设置；
其中，该栅绝缘层包括设置于栅极及该基板上的第一栅绝缘层、在该第一栅绝缘层之上的第二栅绝缘层，且该栅绝缘层包含N-H键、Si-H键键结，该第一栅绝缘层N-H键、Si-H键含量小于该第二栅绝缘层N-H键、Si-H键含量。
12.如权利要求11所述的薄膜晶体管，其特征在于：该第一栅绝缘层N-H键、Si-H键含量小于15％，该第二栅绝缘层N-H、Si-H键含量小于20％。
13.如权利要求11所述的薄膜晶体管，其特征在于：该栅绝缘层更包括一第三栅绝缘层，该第三栅绝缘层夹置于该第一栅绝缘层和该第二栅绝缘层之间，且该第三栅绝缘层N-H键、Si-H键含量大于该第二栅绝缘层N-H键、Si-H键含量。
14.如权利要求13所述的薄膜晶体管，其特征在于：该第三栅绝缘层中N-H键、Si-H键含量大于20％。
15.如权利要求13所述的薄膜晶体管，其特征在于：该第一栅绝缘层的厚度介于到之间，该第二栅绝缘层的厚度为该第三栅绝缘层的厚度为
16.如权利要求11或13所述的薄膜晶体管，其特征在于：该栅绝缘层的材料为氮化硅。
17.如权利要求11所述的薄膜晶体管，其特征在于：该主动层的材料为非晶硅、IGZO、IZO、ZnO、ZnSnO、GIZO之一。
18.如权利要求11或13所述的薄膜晶体管，其特征在于：该栅绝缘层还包括Si-N键、N-N键、Si-Si键键结。
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