CN115732545A - 氧化物薄膜晶体管及其制备方法、电子设备 - Google Patents
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Abstract
本公开的实施例提供一种氧化物薄膜晶体管及其制备方法、电子设备，该氧化物薄膜晶体管包括：衬底基板；依次层叠设置在衬底基板上的栅极和金属氧化物半导体层；设置在金属氧化物半导体层和栅极之间的栅绝缘层，其中，栅绝缘层包括层叠设置的氧化硅绝缘层和氮化硅层，氮化硅层为单层结构或包括依次叠层设置的多个氮化硅子层，氧化硅绝缘层设置在氮化硅层和金属氧化物半导体层之间；氮化硅层中存在至少部分区域满足：至少部分区域中Si‑H键占Si‑N键、N‑H键和Si‑H键总和的百分含量不大于7％，该薄膜晶体管通过调整栅绝缘层的结构可以解决栅绝缘层鼓包的问题。
Description
技术领域
本公开的实施例涉及一种氧化物薄膜晶体管、氧化物薄膜晶体管的制备方法以及电子设备。
背景技术
氧化物半导体薄膜晶体管具有迁移率高、稳定性好、制作工艺简单等优点，以氧化铟镓锌(IGZO)为代表的氧化物半导体材料在薄膜晶体管液晶显示器(TFT-LCD)和主动矩阵有机发光二极管面板(AMOLED)等领域的应用非常广泛。
薄膜晶体管按照栅电极相对于有源区的位置可以分为顶栅结构和底栅结构，按照源漏电极相对于有源区的位置可分为顶接触结构和底接触结构，也即薄膜晶体管常见的有底栅顶接触(底栅交错)、底栅底接触(底栅共平面)、顶栅顶接触(顶栅共平面)和顶栅底接触(顶栅交错)这四种结构。目前氧化物半导体层薄膜晶体管的结构主要包括刻蚀阻挡型、背沟道刻蚀型和共面型三种类型，制作背沟道刻蚀型金属氧化物的薄膜晶体管的工艺流程比较简单，比刻蚀阻挡型少一次光刻工艺，可以减少设备的投资，提高生产效率。
发明内容
本公开至少一实施例提供一种氧化物薄膜晶体管、氧化物薄膜晶体管的制备方法以及电子设备，该薄膜晶体管通过调整栅绝缘层的结构可以解决栅绝缘层鼓包的问题。
本公开至少一实施例提供一种氧化物薄膜晶体管，该氧化物薄膜晶体管包括：衬底基板；依次层叠设置在所述衬底基板上的栅极和金属氧化物半导体层；设置在所述金属氧化物半导体层和所述栅极之间的栅绝缘层，其中，所述栅绝缘层包括层叠设置的氧化硅绝缘层和氮化硅层，所述氮化硅层为单层结构或包括依次叠层设置的多个氮化硅子层，所述氧化硅绝缘层设置在所述氮化硅层和所述金属氧化物半导体层之间；所述氮化硅层中存在至少部分区域满足：Si-H键占Si-N键、N-H键和Si-H键总和的百分含量不大于7％。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述氮化硅层中存在至少部分区域满足：Si-H键占Si-N键、N-H键和Si-H键总和的百分含量为0.5％至7％。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述氮化硅层为单层结构，所述氮化硅层中所述至少部分区域中Si-H键的百分含量和所述氧化硅绝缘层中所述至少部分区域中Si-H键的百分含量成正相关，且所述栅极和所述氮化硅层之间的应力差为400Mpa至950Mpa，所述氮化硅层和所述氧化硅绝缘层之间的应力差为50Mpa至400Mpa。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述氮化硅层包括层叠设置的第一氮化硅子层和第二氮化硅子层，所述第一氮化硅子层与所述氧化硅绝缘层相接触，所述第二氮化硅子层设置在所述第一氮化硅子层的远离所述氧化硅绝缘层的一侧且与所述栅极接触；所述第二氮化硅子层的厚度为
至
所述第二氮化硅子层的应力为-400Mpa至-600Mpa，且所述第二氮化硅子层与所述栅极的应力差为670Mpa至870Mpa；所述第一氮化硅子层的厚度为
至
所述第一氮化硅子层的应力为-400Mpa至-800Mpa，且所述第一氮化硅子层与所述第二氮化硅子层的应力差为0Mpa至200Mpa，所述第一氮化硅子层与所述氧化硅绝缘层的应力差为50Mpa至400Mpa，且任意相邻的膜层之间的应力差不超过1000Mpa。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述氮化硅层和所述氧化硅绝缘层的厚度分别为d1和d2，所述栅绝缘层的厚度为d，3500埃＜d1+d2＝d＜5000埃，且200埃＜d2＜2000埃，4％＜d2/d＜57％。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，在所述金属氧化物半导体层的远离所述衬底基板的一侧设置有相互间隔的源极和漏极，所述金属氧化物半导体层和所述栅极之间的电容为C，所述薄膜晶体管开启后所述源极和所述漏极之间的电流为IDS，所述氧化硅绝缘层的介电常数小于所述金属氧化物半导体层的介电常数，所述氧化硅绝缘层的厚度d2与所述金属氧化物半导体层中的电流IDS成反比，且所述氧化硅绝缘层的厚度d2与所述金属氧化物半导体层和所述栅极之间的电容C成反比。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述金属氧化物半导体层的厚度为h，且满足10.8％＜d2/d＜11.76％，3.5％＜h/d＜7.4％。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述金属氧化物半导体层的厚度为h，且满足21.8％＜d2/d＜37％，2％＜h/d＜3.5％。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述金属氧化物半导体层的厚度为h，且满足21.8％＜d2/d＜22.3％，2.5％＜h/d＜2.9％。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，200埃＜d2＜400埃。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述氧化物薄膜晶体管为底栅型薄膜晶体管，在所述源极和所述漏极的远离所述衬底基板的一侧设置有绝缘性的保护层，所述金属氧化物半导体层和所述绝缘性的保护层在所述源极和所述漏极之间间隔的区域接触，所述金属氧化物半导体层包括相对的第一表面和第二表面，所述栅绝缘层与所述金属氧化物半导体层的所述第一表面相接触，且所述绝缘性的保护层与所述金属氧化物半导体层的所述第二表面相接触。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述绝缘性的保护层包括层叠设置的第一绝缘层和第二绝缘层，所述第二绝缘层在所述第一绝缘层的靠近所述金属氧化物半导体层的一侧且与所述金属氧化物半导体层相接触，所述第一绝缘层在所述第二绝缘层的远离所述金属氧化物半导体层的一侧且不与所述金属氧化物半导体层接触；所述第一绝缘层的材料包括SiNx，其中，x大于0；所述第二绝缘层的材料包括SiOy，其中，y大于0。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述金属氧化物半导体层包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，所述第二金属氧化物半导体层的结晶程度大于所述第一金属氧化物半导体层的结晶程度，所述第二金属氧化物半导体层的导电性低于所述第一金属氧化物半导体层的导电性；且所述第二金属氧化物半导体层相对于所述第一金属氧化物半导体层更远离所述衬底基板。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述第一金属氧化物半导体层的材料包括铟、镓、锌和锡金属元素中的至少两种；所述第二金属氧化物半导体层的材料包括铟、镓、锌和锡金属元素中的至少两种。
例如，在本公开至少一实施例提供的氧化物薄膜晶体管中，所述栅极的材料包含钼、铝和铜金属元素中的至少之一，且所述栅极的厚度为
至
本公开至少一实施例还提供一种电子设备，包括上述任一实施例中的氧化物薄膜晶体管。
本公开至少一实施例还提供一种氧化物薄膜晶体管的制备方法，该制备方法包括：提供衬底基板；在所述衬底基板上形成栅极、栅绝缘层和金属氧化物半导体层；其中，形成所述栅绝缘层包括形成氧化硅绝缘层和氮化硅层，所述氮化硅层为单层结构或包括依次叠层设置的多个氮化硅子层，所述氮化硅层形成在所述氧化硅绝缘层的靠近所述栅极的一侧，且所述氮化硅层与所述栅极接触，所述氧化硅绝缘层形成在所述氮化硅层的靠近所述金属氧化物半导体层的一侧，且所述氧化硅绝缘层与所述金属氧化物半导体层接触，所述氮化硅层中存在至少部分区域满足：所述至少部分区域中Si-H键占Si-N键、N-H键和Si-H键总和的百分含量不大于7％。
例如，在本公开至少一实施例提供的制备方法中，所述氮化硅层为单层结构，对所述氮化硅层进行湿法刻蚀的刻蚀速率为
至
例如，在本公开至少一实施例提供的制备方法中，对所述氮化硅层进行刻蚀所采用的刻蚀液为NH3F和HF的混合液，在所述NH3F和HF的混合液中，NH3F和HF的质量百分含量分别为29.8％至30.2％和5.9％至6.1％。
例如，本公开至少一实施例提供的制备方法还包括：在所述金属氧化物半导体层的远离所述衬底基板的一侧施加金属电极薄膜，并对所述金属电极薄膜进行构图工艺以形成相互间隔的源极和漏极，在所述源极和所述漏极的远离所述衬底基板的一侧形成绝缘性的保护层，其中，所述金属氧化物半导体层和所述绝缘性的保护层在所述源极和所述漏极之间间隔的区域接触。
本公开至少一实施例还提供一种氧化物薄膜晶体管，该氧化物薄膜晶体管包括：层叠设置在衬底基板上的栅极、栅绝缘层和金属氧化物半导体层，其中，所述栅绝缘层包括层叠设置的第一栅绝缘层和第二栅绝缘层；所述第一栅绝缘层位于栅极和第二栅绝缘层之间，所述第一栅绝缘层的材料包括Si元素和N元素，所述第二栅绝缘层位于所述金属氧化物半导体层和所述第一栅绝缘层之间，所述第二栅绝缘层的材料包括Si元素和O元素；所述第二栅绝缘层在所述第一栅绝缘层的靠近所述金属氧化物半导体层的一侧且与所述金属氧化物半导体层相接触，所述第一栅绝缘层在所述第二栅绝缘层的远离所述金属氧化物半导体层的一侧且不与所述金属氧化物半导体层接触；所述第一栅绝缘层和所述第二栅绝缘层的厚度分别为d1和d2，所述栅绝缘层的厚度为d，3500埃＜d1+d2＝d＜5000埃，且200埃＜d2＜2000埃，4％＜d2/d＜57％。
例如，本公开至少一实施例的氧化物薄膜晶体管，还包括源极和漏极，其中，所述金属氧化物半导体层和所述栅极之间的电容为C，所述薄膜晶体管开启后所述源极和所述漏极之间的电流为IDS，所述第二栅绝缘层的厚度d2与所述电流IDS成反比，所述第二栅绝缘层为氧化硅绝缘层，所述第一栅绝缘层为氮化硅层，且所述氧化硅绝缘层的厚度d2与所述金属氧化物半导体层和所述栅极之间的电容C成反比。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，5.7％＜d2/d＜40％。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述金属氧化物半导体层的厚度为h，10.8％＜d2/d＜11.76％，3.5％＜h/d＜7.4％。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述金属氧化物半导体层的厚度为h，21.8％＜d2/d＜37％，2％＜h/d＜3.5％。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述金属氧化物半导体层沟道的厚度为h，21.8％＜d2/d＜22.3％，2.5％＜h/d＜2.9％。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，200埃＜d2＜400埃。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述金属氧化物半导体层包括单层结构或者多层形成的层叠结构。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述金属氧化物半导体层包括多层形成的层叠结构，所述金属氧化物半导体层包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，所述第一金属氧化物半导体层的致密度大于所述第二金属氧化物半导体层的致密度，且所述第二金属氧化物半导体层设置在所述第一金属氧化物半导体层的靠近所述衬底基板的一侧且与所述第二栅绝缘层相接触。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述金属氧化物半导体层的材料包括氧化铟镓锌、含Sn的氧化铟镓锌和镧系金属氧化物中的至少之一。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述金属氧化物半导体层的迁移率的大小为5cm2/v·s至50cm2/v·s。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述氧化物薄膜晶体管为底栅型薄膜晶体管，所述氧化物薄膜晶体管还包括设置在所述源极和所述漏极的远离所述衬底基板一侧的钝化层，所述金属氧化物半导体层包括相对的第一表面和第二表面，所述第二栅绝缘层与所述金属氧化物半导体层的所述第一表面相接触，且所述钝化层与所述金属氧化物半导体层的所述第二表面相接触。
例如，在本公开至少一实施例的氧化物薄膜晶体管中，所述钝化层包括层叠设置的第一钝化层和第二钝化层，所述第一钝化层的材料包括SiNx且不包括氧元素，其中，x大于0；所述第二钝化层的材料包括SiOy，其中，y大于0；所述第二钝化层在所述第一钝化层的靠近所述金属氧化物半导体层的一侧且与所述金属氧化物半导体层相接触，所述第一钝化层在所述第二钝化层的远离所述金属氧化物半导体层的一侧且不与所述金属氧化物半导体层接触。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种氧化物薄膜晶体管的截面结构示意图；
图2为本公开一实施例提供的再一种氧化物薄膜晶体管的截面结构示意图；
图3为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图；
图4为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图；
图5为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图；
图6为本公开一实施例提供的一种薄膜晶体管的制备方法的流程图；以及
图7为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
相对于硅基半导体薄膜晶体管和有机半导体薄膜晶体管，氧化物半导体薄膜晶体管由于其具有更高的迁移率，在高端显示领域越来越重要。随着电子产品的逐步发展，高迁移率的氧化物薄膜晶体管的开发成为各个显示面板厂家的研发重点。但是，随着氧化物半导体薄膜晶体管的迁移率的提升，对氧化物半导体薄膜晶体管的稳定性的要求也越来越高。
由硅元素和氧元素形成的SiOx薄膜的内应力一般表现为较大的负应力例如，约-350Mpa，而作为电极材料的Cu金属形成的薄膜一般表现为正应力，例如，约300Mpa，可见，Cu金属材料形成的电极与SiOx材料形成的绝缘层之间存在较大应力差，且Cu金属材料形成的电极与SiOx材料形成的绝缘层之间主要以范德华力连接，且粘附性较差，实际生产中经常发生Cu金属材料形成的电极与SiOx材料形成的绝缘层之间出现鼓包不良。此外，在采用金属氧化物形成有源层，和后续形成绝缘层时，一般采用高温工艺，该高温工艺会使得Cu向绝缘层内生长以形成铜须而击穿绝缘层，使得绝缘层的绝缘功能消失，从而造成短路(Short)不良，进而会严重影响产品的良率。
本公开的发明人注意到，Si-N键的结合能力高于Si-H键的结合能力，Si-O-Si键的结合力也高于Si-H-Si键的结合能力。Si-N键与Cu金属层的结合力比Si-H键与铜金属层的结合力更强。且在后续高温退火的过程中，H元素相比较O元素更容易脱离并逃逸。SiNx材料形成的薄膜中Si-H键的百分含量越少，说明Si-N键的数量越多，退火时H元素的溢出就会越少，相邻膜层之间的结合能力就更强，且粘附力更高，膜层之间出现鼓包现象的概率就越低。例如，栅绝缘层中的氮化硅做的层数多可能会导致不能量产，做的层数少可能会造成应力不匹配进而导致鼓包的问题，从而影响薄膜晶体管的良率，使得栅线和数据线容易短路，基于上述考虑本公开的发明人在平衡量产和减少鼓包以提升良率方面做了改进。
本公开至少一实施例提供一种氧化物薄膜晶体管，该氧化物薄膜晶体管包括：衬底基板；依次层叠设置在衬底基板上的栅极和金属氧化物半导体层；设置在金属氧化物半导体层和栅极之间的栅绝缘层，该栅绝缘层包括层叠设置的氧化硅绝缘层和氮化硅层，该氮化硅层为单层结构或包括依次叠层设置的多个氮化硅子层，氧化硅绝缘层设置在氮化硅层和金属氧化物半导体层之间；氮化硅层中存在至少部分区域满足：至少部分区域中硅氢键占Si-N键、N-H键和Si-H键总和的百分含量不大于7％。
例如，图1为本公开一实施例提供的一种氧化物薄膜晶体管的截面结构示意图，如图1所示，该氧化物薄膜晶体管10包括：衬底基板01；依次层叠设置在衬底基板01上的栅极02和金属氧化物半导体层07；设置在金属氧化物半导体层07和栅极02之间的栅绝缘层03，该栅绝缘层03包括层叠设置的氧化硅绝缘层031和氮化硅层032，该氮化硅层032为单层结构，氧化硅绝缘层031设置在氮化硅层032和金属氧化物半导体层07之间；氮化硅层032中存在至少部分区域满足：至少部分区域中硅氢键(Si-H键)占硅氮键(Si-N键)、氮氢键(N-H键)和硅氢键(Si-H键)总和的百分含量不大于7％。
例如，该衬底基板01采用刚性材料或者柔性材料形成。例如，刚性材料包括刚性玻璃和硅片中的一种。柔性材料包括聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚酰亚胺中和柔性玻璃中的一种。
例如，在一个示例中，该栅极02的材料包含钼、铝和铜金属元素中的至少之一，且栅极的厚度为
至
例如，在另一个示例中，该栅极02的材料可以为铜金属，或者铜金属与其他金属的组合，例如，铜/钼(Cu/Mo)、铜/钛(Cu/Ti)、铜/钼钛合金(Cu/MoTi)、铜/钼钨合金(Cu/MoW)、铜/钼铌合金(Cu/MoNb)等。该栅极02的材料也可以为铬基金属或铬与其他金属的组合，例如，铬/钼(Cr/Mo)、铬/钛(Cr/Ti)、铬/钼钛合金(Cr/MoTi)等，在下述实施例中，以该栅极02的材料为铜金属为例进行说明。
例如，该金属氧化物半导体层07可以具有单层结构，也可以具有双层结构。例如，该金属氧化物半导体层07具有双层结构，金属氧化物半导体层包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，第二金属氧化物半导体层相对于第一金属氧化物半导体层更远离栅绝缘层03，且第二金属氧化物半导体层的致密度大于第一金属氧化物半导体层的致密度。
例如，该金属氧化物半导体层07的材料包括氧化锌(ZnO)、氧化铟(In2O3)、氧化铟锌(IZO)、铝掺杂氧化锌(AZO)、硼掺杂氧化锌(BZO)、镁掺杂氧化锌(MZO)、氧化锌锡(ZTO)、氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)、氧化镓锌(GZO)、氧化铟锡(ITO)、氧化铪铟锌(HIZO)和氧化锡(SnO2)等n型半导体材料中的至少之一，以及氧化亚锡(SnO)和氧化亚铜(Cu2O)等p型半导体材料中的至少之一。
例如，可以采用磁控溅射、反应溅射、阳极氧化或旋涂等方法形成该金属氧化物半导体层07。
需要说明的是，氧化硅绝缘层031中也存在一定量的氮元素。本领域技术人员都明白，在实际制备的氧化硅绝缘层031中具有一定成分的N元素，这是因为，制作氧化硅时需要使用含有N元素的气体成分，不可避免的有一定量的N元素存在于氧化硅绝缘层中。例如，可以通过硅烷与笑气(一氧化二氮)反应以形成氧化硅绝缘层。通过硅烷和氨气反应形成氮化硅。根据反应原料的不同，可以控制形成的氧化硅绝缘层031和氮化硅层032中硅氢键的百分含量。
例如，氧化硅绝缘层031设置在氮化硅层032和金属氧化物半导体层07之间，使得氧化硅绝缘层031将金属氧化物半导体层07和氮化硅层032间隔开，从而减小了氮化硅层032中氢元素进入金属氧化物半导体层07中的风险。
例如，通过调整硅烷与笑气反应时的摩尔比、反应腔室的功率、气压等可以实现形成的氧化硅绝缘层031具有不同的致密度，氧化硅绝缘层031中Si:O的摩尔比越小所形成的氧化硅绝缘层031的致密度越大。氧化硅绝缘层的致密度越大，可以使得在进行构图工艺时所采用的刻蚀液更不易进入氧化硅绝缘层031，进而阻止了刻蚀液进入金属氧化物半导体层07中，即减小了对金属氧化物半导体层07造成损坏的风险。
例如，氮化硅层032中存在至少部分区域满足：至少部分区域中硅氢键(Si-H键)占硅氮键(Si-N键)、氮氢键(N-H键)和硅氢键(Si-H键)总和的百分含量不大于7％，由于Si-H键的化学键结合能力低于Si-N键的化学键结合能力，且Si-H键与Cu金属的结合力比Si-N键与铜金属的结合力更弱。后续高温退火，H原子相比较O原子更容易脱离并逃逸。如果硅氢键(Si-H键)占硅氮键(Si-N键)、氮氢键(N-H键)和硅氢键(Si-H键)总和的百分含量大于7％，则后续退火时H元素逸出的就多，相邻膜层之间的结合力就变弱，粘附力也变弱，膜层之间的出现鼓包现象的概率就越高，且将硅氢键(Si-H键)的百分含量控制在不大于7％，操作过程简便，从而节省了设备成本和工艺成本。
例如，氧化硅绝缘层031中存在至少部分区域满足：至少部分区域中硅氢键(Si-H键)占硅氧键(Si-O键)、氮氢键(N-H键)和硅氢键(Si-H键)总和的百分含量为0.1％至15％，可以使得后续退火时H元素逸出的少，保证相邻膜层之间的结合力和粘附力，且降低膜层之间的出现鼓包现象的概率，此外，将氧化硅绝缘层031中硅氢键(Si-H键)的百分含量控制在不大于15％，操作过程简便，从而可以节省设备成本和工艺成本。
例如，在一个示例中，氮化硅层032中存在至少部分区域满足：至少部分区域中硅氢键(Si-H键)占Si-N键、N-H键和Si-H键总和的百分含量为0.5％至7％，例如，如果制作氮化硅层032时，反应气体中NH3的含量太少，则无法确保Si-N键的百分比。
例如，在一个示例中，该氮化硅层032为单层结构，该氮化硅层032中至少部分区域中硅氢键的百分含量和氧化硅绝缘层031中至少部分区域中硅氢键的百分含量成正相关，也即该氮化硅层032中至少部分区域中硅氢键的百分含量越高，氧化硅绝缘层031中至少部分区域中硅氢键的百分含量也越高，且栅极02和氮化硅层032之间的应力差为400Mpa至950Mpa，例如，栅极02和氮化硅层032之间的应力差为400Mpa、450Mpa、500Mpa、550Mpa、600Mpa、650Mpa、700Mpa、750Mpa、800Mpa、850Mpa、900Mpa或者950Mpa等，本公开的实施例对此不作具体限定。例如，通过单层膜测试，该栅极02的应力为150Mpa至350Mpa，该氮化硅层032的应力为-250Mpa至-850Mpa。
例如，氮化硅层032和氧化硅绝缘层031之间的应力差为50Mpa至400Mpa。例如，氮化硅层032和氧化硅绝缘层031之间的应力差为50Mpa、80Mpa、130Mpa、150Mpa、190Mpa、240Mpa、300Mpa、350Mpa、380Mpa或者400Mpa。例如，通过单层膜测试，该氧化硅绝缘层031的应力为-200Mpa至-400Mpa。
例如，图2为本公开一实施例提供的再一种氧化物薄膜晶体管的截面结构示意图，如图2所示，该氮化硅层032包括层叠设置的第一氮化硅子层032a和第二氮化硅子层032b，第一氮化硅子层032a与氧化硅绝缘层031相接触，第二氮化硅子层032b设置在第一氮化硅子层032a的远离氧化硅绝缘层031的一侧且与栅极02接触。该第二氮化硅子层032b的厚度为
至
第二氮化硅子层032b的应力为-400Mpa至-600Mpa，且与栅极02的应力差为670Mpa至870Mpa；第一氮化硅子层032a的厚度为
至
第一氮化硅子层032a的应力为-400Mpa至-800Mpa，且与第二氮化硅子层032b的应力差为0Mpa至200Mpa，与氧化硅绝缘层031的应力差为50Mpa至400Mpa，且任意相邻的两个膜层之间的应力差不超过1000Mpa。
例如，第二氮化硅子层032b可以相当于缓冲层。第一氮化硅子层032a中氢元素的含量小于第二氮化硅子层032b中氢元素的含量，这样可以降低栅极02被氧化的风险，以及降低金属氧化物半导体层07被还原的风险。
例如，每相邻的两个膜层之间应力差的值不超过1000Mpa，以确保退火后内应力较小，降低发生翘曲的风险。
例如，图3为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图，如图3所示，该氮化硅层包括层叠设置的第三氮化硅子层032c、第四氮化硅子层032d和第五氮化硅子层032e，该第三氮化硅子层032c与氧化物绝缘层031相接触，第五氮化硅子层032e设置在第三氮化硅子层032c的远离氧化物绝缘层031的一侧，第四氮化硅子层032d夹置在第三氮化硅子层032c和第五氮化硅子层032e之间。
例如，第五氮化硅子层032e在靠近栅极02的一侧相当于缓冲层，第四氮化硅子层032d是高速沉积的氮化硅层，第三氮化硅子层032c是低速率沉积的氮化硅层。
例如，该第五氮化硅子层032e的厚度为
至
且第五氮化硅子层032e的应力为-600Mpa至-1000Mpa；第四氮化硅子层032d的厚度为
至
且第四氮化硅子层032d的应力为150Mpa至400Mpa；第三氮化硅子层032c的厚度为
至
且第三氮化硅子层032c的应力为-400Mpa至-800Mpa，该三层层叠设置的氮化硅层可以实现每相邻的两个膜层之间应力差的值不超过1000Mpa，以确保退火后内应力较小，降低发生翘曲的风险。
例如，在一个示例中，该氮化硅层032和氧化硅绝缘层031的厚度分别为d1和d2，栅绝缘层03的厚度为d，3500埃＜d1+d2＝d＜5000埃，且200埃＜d2＜2000埃，4％＜d2/d＜57％。氧化硅绝缘层031的厚度d2与栅绝缘层03的厚度d的比值大于4％可以保证整个氧化物薄膜晶体管中各个膜层的均一性，如果氧化硅绝缘层031的厚度d2太薄，例如，小于10nm作为该氮化硅层032和金属氧化物半导体层07的界面过渡层可能存在露出下方的氮化硅层032的可能，从而导致该氮化硅层032和金属氧化物半导体层07接触，使得该金属氧化物半导体层07具有被还原的风险；该氧化硅绝缘层031的厚度d2太大则不利于产能，而且还会导致开态电流偏小，上述氧化硅绝缘层031的厚度d2和栅绝缘层03的厚度为d的比值在上述范围内可以兼顾产能和开启电流Ion，使得开启电流Ion的大小合适。
例如，结合图1至图3，在金属氧化物半导体层07的远离衬底基板01的一侧设置有相互间隔的源极05和漏极06，金属氧化物半导体层07和栅极02之间的电容为C，薄膜晶体管开启后源极05和漏极06之间的电流为IDS，氧化硅绝缘层031的介电常数小于金属氧化物半导体层07的介电常数，氧化硅绝缘层032的厚度d2与金属氧化物半导体层07中的电流IDS成反比，且氧化硅绝缘层032的厚度d2与金属氧化物半导体层07和栅极02之间的电容C成反比。
例如，IDS＝W/L*A/((d-d2)ε2+d2ε1)(Vgs-Vth-Vds/2)Vds，d1+d2＝d，其中，d为栅绝缘层03的总厚度，氮化硅层032的厚度为d2，氧化硅绝缘层031的厚度为d1，d2越小，薄膜晶体管开启后源极05和漏极06之间的电流为IDS越大。
例如，电容C＝ε0ε1*ε2/4πk(d1ε2+d2ε1)＝ε0ε1*ε2/4πk((d-d2)ε2+d2ε1)＝ε0ε1*ε2/4πk((dε2+d2(ε1-ε2)),ε1为氮化硅层中SiNx的介电常数，ε2为氧化硅绝缘层中SiOx的介电常数；ε1>ε2；d2越小，电容C越大。
例如，对栅绝缘层03的刻蚀时间：T＝d2/R1+(d-d2)/R2＝d/R2+d2(R2-R1)/R2R1，其中，R1为对氮化硅层的刻蚀速率，R2为对氧化硅绝缘层的刻蚀速率，且R1>R2，即可以满足d2越小，T越大。
例如，在一个示例中，该金属氧化物半导体层07的厚度为h，且满足10.8％＜d2/d＜11.76％，3.5％＜h/d＜7.4％。
例如，在再一个示例中，该金属氧化物半导体层的厚度为h，且满足21.8％＜d2/d＜37％，2％＜h/d＜3.5％。
例如，在又一个示例中，该金属氧化物半导体层的厚度为h，且满足21.8％＜d2/d＜22.3％，2.5％＜h/d＜2.9％。
例如，该氧化硅绝缘层031的厚度d2的范围满足：200埃＜d2＜400埃，将氧化硅绝缘层031制备成具有该尺寸范围的厚度，可以使得金属氧化物半导体层中的电流IDS较大，且可以使得金属氧化物半导体层07和栅极02之间的电容C较大。
例如，图4为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图，如图4所示，该氧化物薄膜晶体管10为底栅型薄膜晶体管，在源极05和漏极06的远离衬底基板01的一侧设置有绝缘性的保护层08，金属氧化物半导体层07和绝缘性的保护层08在源极05和漏极06之间间隔的区域接触，金属氧化物半导体层07包括相对的第一表面071和第二表面072，栅绝缘层02与金属氧化物半导体层07的第一表面071相接触，且绝缘性的保护层08与金属氧化物半导体层07的第二表面072相接触，该绝缘性的保护层08可以防止外界的水汽进入金属氧化物半导体层07对金属氧化物半导体层07的性能造成影响。
例如，如图4所示，该绝缘性的保护层08包括层叠设置的第一绝缘层08a和第二绝缘层08b，第二绝缘层08b在第一绝缘层08a的靠近金属氧化物半导体层07的一侧且与金属氧化物半导体层07相接触，第一绝缘层08a在第二绝缘层08b的远离金属氧化物半导体层07的一侧且不与金属氧化物半导体层07接触。例如，该第一绝缘层08a的材料包括SiNx，其中，x大于0；第二绝缘层08b的材料包括SiOy，其中，y大于0。
需要说明的是，第一绝缘层08a的致密度是指液体或者气体从外界进入该第一绝缘层08a的难易程度，第一绝缘层08a的致密度越大，液体或者气体从外界进入该第一绝缘层08a越不容易或者根本不能进入该第一绝缘层08a。第二绝缘层08b的致密度是指液体或者气体从外界进入该第二绝缘层08b的难易程度，第二绝缘层08b的致密度越大，液体或者气体从外界进入该第二绝缘层08b越不容易或者根本不能进入该第二绝缘层08b。
例如，如图4所示，该金属氧化物半导体层07包括层叠设置的第一金属氧化物半导体层07a和第二金属氧化物半导体层07b，第二金属氧化物半导体层07b的结晶程度大于第一金属氧化物半导体层07a的结晶程度，第二金属氧化物半导体层07b的导电性低于第一金属氧化物半导体层07a的导电性；且第二金属氧化物半导体层07b相对于第一金属氧化物半导体层07a更远离衬底基板01。例如，第一金属氧化物半导体层07a作为沟道区，第二金属氧化物半导体层07b可以对第一金属氧化物半导体层07a进行保护。
例如，该第一金属氧化物半导体层07a的材料包括铟、镓、锌和锡金属元素中的至少两种，该第二金属氧化物半导体层07b的材料包括铟、镓、锌和锡金属元素中的至少两种。例如，在一个示例中，该第一金属氧化物半导体层07a的材料和第二金属氧化物半导体层07b的材料可以均为氧化铟镓锌(IGZO)，根据制备工艺中形成条件的不同，第二金属氧化物半导体层07b和第一金属氧化物半导体层07a可以具有不同的结晶程度。
例如，图5为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图，图5与图4的不同之处在于，图5中还包括电极层09，该电极层可以为公共电极，例如，该电极层09的材料包括氧化铟锡、氧化铟锌等。例如，当该电极层09的材料为氧化铟锡时，通过单层膜测试，该电极层09的应力为-200Mpa至-400Mpa，与该电极层09接触的第五氮化硅子层032e的厚度为
至
且第五氮化硅子层032e的应力为-600Mpa至-1000Mpa，这样可以实现电极层09和第五氮化硅子层032e的应力差的范围为200Mpa至800Mpa，从而使得不容易出现鼓包的现象。
本公开至少一实施例还提供一种电子设备，该电子设备包括上述任一实施例中的氧化物薄膜晶体管，例如，该电子设备可以为显示设备或者半导体芯片，该显示设备还可以为液晶显示面板、有机发光二极管显示面板、微型发光二极管显示面板、x射线传感阵列等需要设置薄膜晶体管的装置。
本公开至少一实施例还提供一种氧化物薄膜晶体管的制备方法，该制备方法包括：提供衬底基板；在衬底基板上形成栅极、栅绝缘层和金属氧化物半导体层；其中，形成栅绝缘层包括形成氧化硅绝缘层和氮化硅层，氮化硅层形成在氧化硅绝缘层的靠近栅极的一侧，且氮化硅层与栅极接触，氧化硅绝缘层形成在氮化硅层的靠近金属氧化物半导体层的一侧，且氧化硅绝缘层与金属氧化物半导体层接触，氮化硅层中存在至少部分区域满足：至少部分区域中硅氢键占Si-N键、N-H键和Si-H键总和的百分含量不大于7％。
例如，图6为本公开一实施例提供的一种薄膜晶体管的制备方法的流程图，如图6所示，该制备方法包括如下步骤：
S11、提供衬底基板；
S12、在衬底基板上形成栅极；
S13、在栅极上形成氧化硅绝缘层和氮化硅层以形成栅绝缘层，氮化硅层为单层结构或包括依次叠层设置的多个氮化硅子层，氮化硅层形成在氧化硅绝缘层的靠近栅极的一侧，且该氮化硅层与栅极接触；
S14、在栅绝缘层上形成金属氧化物半导体层，其中，氧化硅绝缘层形成在氮化硅层的靠近金属氧化物半导体层的一侧，且氧化硅绝缘层与金属氧化物半导体层接触，该氮化硅层中存在至少部分区域满足：至少部分区域中硅氢键占Si-N键、N-H键和Si-H总和的百分含量不大于7％。
例如，该栅极、氧化硅绝缘层和氮化硅层形成的栅绝缘层、金属氧化物半导体层的材料、厚度、应力等特性可以参见上述中的相关描述，在此不再赘述。
例如，该氮化硅层为单层结构，对氮化硅层进行湿法刻蚀的刻蚀速率为
至
例如，该刻蚀速率为
或者
该单层结构的氮化硅层的相关特性可以参见上述中的相关描述，在此不再赘述。
例如，对氮化硅层进行刻蚀所采用的刻蚀液为NH3F和HF的混合液，在NH3F和HF的混合液中，NH3F和HF的质量百分含量分别为29.8％至30.2％和5.9％至6.1％，例如，该刻蚀液中剩余的成分可以为去离子水。
例如，在图6所示流程图的基础上，该制备方法还包括：在金属氧化物半导体层的远离衬底基板的一侧施加金属电极薄膜，并对金属电极薄膜进行构图工艺以形成相互间隔的源极和漏极，在源极和漏极的远离衬底基板的一侧形成绝缘性的保护层，其中，该金属氧化物半导体层和绝缘性的保护层在源极和漏极之间间隔的区域接触。
例如，该源极、漏极和绝缘性的保护层的相关描述可以参见上述中的相关描述，在此不再赘述。
例如，当该金属氧化物半导体层为层叠设置的双层结构时，形成该金属氧化物半导体层包括：施加第一金属氧化物半导体层薄膜并进行构图工艺以形成第一金属氧化物半导体层；在第一金属氧化物半导体层上施加第二金属氧化物半导体层薄膜并进行构图工艺以形成第二金属氧化物半导体层；且该第二金属氧化物半导体层的致密度大于第一金属氧化物半导体层的致密度。
例如，该氮化硅层包括层叠设置的第一氮化硅子层和第二氮化硅子层，该第一氮化硅子层与氧化硅绝缘层相接触，该第二氮化硅子层设置在第一氮化硅子层的远离氧化硅绝缘层的一侧且与栅极接触。
例如，该第二氮化硅子层的厚度为
至
该第二氮化硅子层的应力为-400Mpa至-600Mpa，且第二氮化硅子层与栅极的应力差为670Mpa至870Mpa；该第一氮化硅子层的厚度为
至
第一氮化硅子层的应力为-400Mpa至-800Mp，且与第二氮化硅子层的应力差为0Mpa至200Mpa，与氧化硅绝缘层的应力差为50Mpa至400Mpa，且任意相邻的膜层之间的应力差不超过1000Mpa。
例如，该氮化硅层可以包括层叠设置的第三氮化硅子层、第四氮化硅子层和第五氮化硅子层，第三氮化硅子层与氧化硅绝缘层相接触，第五氮化硅子层设置在第三氮化硅子层的远离氧化硅绝缘层的一侧，第四氮化硅子层夹置在第三氮化硅子层和第五氮化硅子层之间。例如，该第五氮化硅子层的厚度为
至
且第五氮化硅子层的应力为-600Mpa至-1000Mpa；第四氮化硅子层的厚度为
至
且第四氮化硅子层的应力为150Mpa至400Mpa；第三氮化硅子层的厚度为
至
且第三氮化硅子层的应力为-400Mpa至-800Mp。
本公开至少一实施例还提供一种氧化物薄膜晶体管，例如，图7为本公开一实施例提供的又一种氧化物薄膜晶体管的截面结构示意图，如图7所示，该氧化物薄膜晶体管20包括：层叠设置在衬底基板21上的栅极22、栅绝缘层23和金属氧化物半导体层24，其中，栅绝缘层23包括层叠设置的第一栅绝缘层231和第二栅绝缘层232；第一栅绝缘层231位于栅极22和第二栅绝缘层232之间，且第一栅绝缘层231的材料包括Si元素和N元素，第二栅绝缘层232位于金属氧化物半导体层24和第一栅绝缘层231之间，该第二栅绝缘层232的材料包括Si元素和O元素；第二栅绝缘层232在第一栅绝缘层231的靠近金属氧化物半导体层24的一侧且与金属氧化物半导体层24相接触，第一栅绝缘层231在第二栅绝缘层232的远离金属氧化物半导体层24的一侧且不与金属氧化物半导体层24接触；第一栅绝缘层231和第二栅绝缘层232的厚度分别为d1和d2，栅绝缘层23的厚度为d，3500埃＜d1+d2＝d＜5000埃，且200埃＜d2＜2000埃，4％＜d2/d＜57％。
例如，该第一栅绝缘层231为氮化硅层，该第二栅绝缘层232为氧化硅绝缘层。
例如，氧化硅绝缘层231的厚度d2与栅绝缘层23的厚度d的比值大于4％可以保证整个氧化物薄膜晶体管中各个膜层的均一性，如果氧化硅绝缘层231的厚度d2太薄，例如，小于10nm作为该氮化硅层232和金属氧化物半导体层24的界面过渡层可能存在露出下方的氮化硅层232的可能，从而导致该氮化硅层232和金属氧化物半导体层24接触，使得该金属氧化物半导体层24具有被还原的风险；该氧化硅绝缘层231的厚度d2太大则不利于产能，而且还会导致开态电流偏小，上述氧化硅绝缘层231的厚度d2和栅绝缘层23的厚度为d的比值在上述范围内可以兼顾产能和开启电流Ion，使得开启电流Ion的大小合适。
例如，该第一栅绝缘层231中存在至少部分区域满足：至少部分区域中硅氢键(Si-H键)占硅氮键(Si-N键)、氮氢键(N-H键)和硅氢键(Si-H键)总和的百分含量不大于7％，由于Si-H键的化学键结合能力低于Si-N键的化学键结合能力，且Si-H键与Cu金属的结合力比Si-N键与铜金属的结合力更弱。后续高温退火，H原子相比较O原子更容易脱离并逃逸。如果硅氢键(Si-H键)占硅氮键(Si-N键)、氮氢键(N-H键)和硅氢键(Si-H键)总和的百分含量大于7％，则后续退火时H元素逸出的就多，相邻膜层之间的结合力就变弱，粘附力也变弱，膜层之间的出现鼓包现象的概率就越高，且将硅氢键(Si-H键)的百分含量控制在不大于7％，操作过程简便，从而节省了设备成本和工艺成本。
例如，该第二栅绝缘层232中存在至少部分区域满足：至少部分区域中硅氢键(Si-H键)占硅氧键(Si-O键)、氮氢键(N-H键)和硅氢键(Si-H键)总和的百分含量为1％-15％，可以使得后续退火时H元素逸出的少，保证相邻膜层之间的结合力和粘附力，且降低膜层之间的出现鼓包现象的概率，此外，将氧化硅绝缘层231中硅氢键(Si-H键)的百分含量控制在不大于15％，操作过程简便，从而可以节省设备成本和工艺成本。
例如，该氧化物薄膜晶体管还包括源极25和漏极26，其中，该金属氧化物半导体层24和栅极22之间的电容为C，薄膜晶体管开启后源极25和漏极26之间的电流为IDS，第二栅绝缘层232的厚度d2与电流IDS成反比，该第二栅绝缘层232为氧化硅绝缘层，该第一栅绝缘层231为氮化硅层，且氧化硅绝缘层的厚度d2与金属氧化物半导体层24和栅极22之间的电容C成反比。
例如，IDS＝W/L*A/((d-d2)ε2+d2ε1)(Vgs-Vth-Vds/2)Vds，d1+d2＝d，其中，d为栅绝缘层23的总厚度，氮化硅层232的厚度为d2，氧化硅绝缘层231的厚度为d1，d2越小，薄膜晶体管开启后源极25和漏极26之间的电流为IDS越大。
例如，电容C＝ε0ε1*ε2/4πk(d1ε2+d2ε1)＝ε0ε1*ε2/4πk((d-d2)ε2+d2ε1)＝ε0ε1*ε2/4πk((dε2+d2(ε1-ε2)),ε1为氮化硅层中SiNx的介电常数，ε2为氧化硅绝缘层中SiOx的介电常数；ε1>ε2；d2越小，电容C越大。
例如，对栅绝缘层23的刻蚀时间：T＝d2/R1+(d-d2)/R2＝d/R2+d2(R2-R1)/R2R1，其中，R1为对氮化硅层的刻蚀速率，R2为对氧化硅绝缘层的刻蚀速率，且R1>R2，即可以满足d2越小，T越大。
例如，在一个示例中，在该氧化物薄膜晶体管中，5.7％＜d2/d＜40％。
例如，在一个示例中，该金属氧化物半导体层24的厚度为h，10.8％＜d2/d＜11.76％，3.5％＜h/d＜7.4％。
例如，在一个示例中，该金属氧化物半导体层24的厚度为h，21.8％＜d2/d＜37％，2％＜h/d＜3.5％。
例如，在一个示例中，该金属氧化物半导体层24的厚度为h，21.8％＜d2/d＜22.3％，2.5％＜h/d＜2.9％。
例如，第二栅绝缘层232的厚度d2满足200埃＜d2＜400埃。
例如，该氧化硅绝缘层231的厚度d2的范围满足：200埃＜d2＜400埃，将氧化硅绝缘层231制备成具有该尺寸范围的厚度，可以使得金属氧化物半导体层中的电流IDS较大，且可以使得金属氧化物半导体层24和栅极22之间的电容C较大。
例如，该金属氧化物半导体层24包括单层结构或者多层形成的层叠结构。
例如，该金属氧化物半导体层24包括多层形成的层叠结构，金属氧化物半导体层24包括层叠设置的第一金属氧化物半导体层241和第二金属氧化物半导体层242，第一金属氧化物半导体层241的致密度大于第二金属氧化物半导体层242的致密度，且第二金属氧化物半导体层242设置在第一金属氧化物半导体层241的靠近衬底基板21的一侧且与第二栅绝缘层232相接触。
例如，该金属氧化物半导体层24的材料包括氧化铟镓锌、含Sn的氧化铟镓锌和镧系金属氧化物中的至少之一。例如，在一个示例中，该第一金属氧化物半导体层241的材料和第二金属氧化物半导体层242的材料可以均为氧化铟镓锌(IGZO)，根据制备工艺中形成条件的不同，第二金属氧化物半导体层242和第一金属氧化物半导体层241可以具有不同的结晶程度。
例如，该金属氧化物半导体层24的迁移率的大小为5cm2/v·s至50cm2/v·s，例如，为5cm2/v·s、15cm2/v·s、20cm2/v·s、25cm2/v·s、30cm2/v·s、35cm2/v·s、40cm2/v·s、45cm2/v·s或者50cm2/v·s。
例如，该氧化物薄膜晶体管为底栅型薄膜晶体管，该氧化物薄膜晶体管20还包括设置在源极25和漏极26的远离衬底基板21一侧的钝化层27，金属氧化物半导体层24包括相对的第一表面24a和第二表面24b，第二栅绝缘层232与金属氧化物半导体层24的第一表面24a相接触，且钝化层27与金属氧化物半导体层24的第二表面24b相接触。
例如，该钝化层27包括层叠设置的第一钝化层271和第二钝化层272，第一钝化层271的材料包括SiNx且不包括氧元素，其中，x大于0；第二钝化层272的材料包括SiOy，其中，y大于0；第二钝化层272在第一钝化层271的靠近金属氧化物半导体层24的一侧且与金属氧化物半导体层24相接触，第一钝化层271在第二钝化层272的远离氧化物半导体层24的一侧且不与金属氧化物半导体层24接触，该钝化层27可以防止外界的水汽进入金属氧化物半导体层24对金属氧化物半导体层24的性能造成影响。
在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (20)
1.一种氧化物薄膜晶体管，包括：
衬底基板；
依次层叠设置在所述衬底基板上的栅极和金属氧化物半导体层；
设置在所述金属氧化物半导体层和所述栅极之间的栅绝缘层，其中，
所述栅绝缘层包括层叠设置的氧化硅绝缘层和氮化硅层，所述氮化硅层为单层结构或包括依次叠层设置的多个氮化硅子层，所述氧化硅绝缘层设置在所述氮化硅层和所述金属氧化物半导体层之间；
所述氮化硅层中存在至少部分区域满足：Si-H键占Si-N键、N-H键和Si-H键总和的百分含量不大于7％。
2.根据权利要求1所述的氧化物薄膜晶体管，其中，所述氮化硅层中存在至少部分区域满足：Si-H键占Si-N键、N-H键和Si-H键总和的百分含量为0.5％至7％。
3.根据权利要求2所述的氧化物薄膜晶体管，其中，所述氮化硅层为单层结构，所述氮化硅层中所述至少部分区域中Si-H键的百分含量和所述氧化硅绝缘层中所述至少部分区域中Si-H键的百分含量成正相关，且所述栅极和所述氮化硅层之间的应力差为400Mpa至950Mpa，所述氮化硅层和所述氧化硅绝缘层之间的应力差为50Mpa至400Mpa。
4.根据权利要求2所述的氧化物薄膜晶体管，其中，所述氮化硅层包括层叠设置的第一氮化硅子层和第二氮化硅子层，所述第一氮化硅子层与所述氧化硅绝缘层相接触，所述第二氮化硅子层设置在所述第一氮化硅子层的远离所述氧化硅绝缘层的一侧且与所述栅极接触；
所述第二氮化硅子层的厚度为
至
所述第二氮化硅子层的应力为-400Mpa至-600Mpa，且所述第二氮化硅子层与所述栅极的应力差为670Mpa至870Mpa；所述第一氮化硅子层的厚度为
至
所述第一氮化硅子层的应力为-400Mpa至-800Mpa，且所述第一氮化硅子层与所述第二氮化硅子层的应力差为0Mpa至200Mpa，所述第一氮化硅子层与所述氧化硅绝缘层的应力差为50Mpa至400Mpa，且任意相邻的膜层之间的应力差不超过1000Mpa。
5.根据权利要求1所述的氧化物薄膜晶体管，其中，所述氮化硅层和所述氧化硅绝缘层的厚度分别为d1和d2，所述栅绝缘层的厚度为d，3500埃＜d1+d2＝d＜5000埃，且200埃＜d2＜2000埃，4％＜d2/d＜57％。
6.根据权利要求5所述的氧化物薄膜晶体管，其中，在所述金属氧化物半导体层的远离所述衬底基板的一侧设置有相互间隔的源极和漏极，所述金属氧化物半导体层和所述栅极之间的电容为C，所述薄膜晶体管开启后所述源极和所述漏极之间的电流为IDS，所述氧化硅绝缘层的介电常数小于所述金属氧化物半导体层的介电常数，所述氧化硅绝缘层的厚度d2与所述金属氧化物半导体层中的电流IDS成反比，且所述氧化硅绝缘层的厚度d2与所述金属氧化物半导体层和所述栅极之间的电容C成反比。
7.根据权利要求5所述的氧化物薄膜晶体管，其中，所述金属氧化物半导体层的厚度为h，且满足10.8％＜d2/d＜11.76％，3.5％＜h/d＜7.4％。
8.根据权利要求5所述的氧化物薄膜晶体管，其中，所述金属氧化物半导体层的厚度为h，且满足21.8％＜d2/d＜37％，2％＜h/d＜3.5％。
9.根据权利要求5所述的氧化物薄膜晶体管，其中，所述金属氧化物半导体层的厚度为h，且满足21.8％＜d2/d＜22.3％，2.5％＜h/d＜2.9％。
10.根据权利要求5所述的氧化物薄膜晶体管，其中，200埃＜d2＜400埃。
11.根据权利要求6所述的氧化物薄膜晶体管，其中，所述氧化物薄膜晶体管为底栅型薄膜晶体管，在所述源极和所述漏极的远离所述衬底基板的一侧设置有绝缘性的保护层，所述金属氧化物半导体层和所述绝缘性的保护层在所述源极和所述漏极之间间隔的区域接触，所述金属氧化物半导体层包括相对的第一表面和第二表面，所述栅绝缘层与所述金属氧化物半导体层的所述第一表面相接触，且所述绝缘性的保护层与所述金属氧化物半导体层的所述第二表面相接触。
12.根据权利要求11所述的氧化物薄膜晶体管，其中，所述绝缘性的保护层包括层叠设置的第一绝缘层和第二绝缘层，所述第二绝缘层在所述第一绝缘层的靠近所述金属氧化物半导体层的一侧且与所述金属氧化物半导体层相接触，所述第一绝缘层在所述第二绝缘层的远离所述金属氧化物半导体层的一侧且不与所述金属氧化物半导体层接触；所述第一绝缘层的材料包括SiNx，其中，x大于0；所述第二绝缘层的材料包括SiOy，其中，y大于0。
13.根据权利要求1～12中任一项所述的氧化物薄膜晶体管，其中，所述金属氧化物半导体层包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，所述第二金属氧化物半导体层的结晶程度大于所述第一金属氧化物半导体层的结晶程度，所述第二金属氧化物半导体层的导电性低于所述第一金属氧化物半导体层的导电性；且所述第二金属氧化物半导体层相对于所述第一金属氧化物半导体层更远离所述衬底基板。
14.根据权利要求13所述的氧化物薄膜晶体管，其中，
所述第一金属氧化物半导体层的材料包括铟、镓、锌和锡金属元素中的至少两种；
所述第二金属氧化物半导体层的材料包括铟、镓、锌和锡金属元素中的至少两种。
15.根据权利要求1所述的氧化物薄膜晶体管，其中，所述栅极的材料包含钼、铝和铜金属元素中的至少之一，且所述栅极的厚度为
至
16.一种电子设备，包括权利要求1～15中任一项所述的氧化物薄膜晶体管。
17.一种氧化物薄膜晶体管的制备方法，包括：
提供衬底基板；
在所述衬底基板上形成栅极、栅绝缘层和金属氧化物半导体层；其中，
形成所述栅绝缘层包括形成氧化硅绝缘层和氮化硅层，所述氮化硅层为单层结构或包括依次叠层设置的多个氮化硅子层，所述氮化硅层形成在所述氧化硅绝缘层的靠近所述栅极的一侧，且所述氮化硅层与所述栅极接触，所述氧化硅绝缘层形成在所述氮化硅层的靠近所述金属氧化物半导体层的一侧，且所述氧化硅绝缘层与所述金属氧化物半导体层接触，所述氮化硅层中存在至少部分区域满足：Si-H键占Si-N键、N-H键和Si-H键总和的百分含量不大于7％。
18.根据权利要求17所述的制备方法，其中，所述氮化硅层为单层结构，对所述氮化硅层进行湿法刻蚀的刻蚀速率为
至
19.根据权利要求18所述的制备方法，其中，对所述氮化硅层进行刻蚀所采用的刻蚀液为NH3F和HF的混合液，在所述NH3F和HF的混合液中，NH3F和HF的质量百分含量分别为29.8％至30.2％和5.9％至6.1％。
20.根据权利要求17所述的制备方法，还包括：在所述金属氧化物半导体层的远离所述衬底基板的一侧施加金属电极薄膜，并对所述金属电极薄膜进行构图工艺以形成相互间隔的源极和漏极，在所述源极和所述漏极的远离所述衬底基板的一侧形成绝缘性的保护层，其中，所述金属氧化物半导体层和所述绝缘性的保护层在所述源极和所述漏极之间间隔的区域接触。
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