JP2014103311A

JP2014103311A - 半導体装置

Info

Publication number: JP2014103311A
Application number: JP2012255352A
Authority: JP
Inventors: Tomohisa Suzuki; 智久鈴木; Takeshi Sakai; 健酒井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-11-21
Filing date: 2012-11-21
Publication date: 2014-06-05

Abstract

【課題】クラックの発生を抑制できるとともに、ＴＥＯＳ膜の剥離を抑えることが可能な半導体装置を提供する。
【解決手段】第１配線層１１と第３配線層１３の間に配置される第２配線層１２を被覆するように第３ＴＥＯＳ膜１７が形成されている。また、第３ＴＥＯＳ膜１７によって被覆される第２配線層１２の側壁側であって第３ＴＥＯＳ膜１７上に第２ＳＯＧ膜２１が形成されており、さらに、半導体基板３の一方面側が封止材３０により覆われている。そして、第３ＴＥＯＳ膜１７が被覆される第２配線層１２の一端部１２ａと、第１配線層１１の一端部１１ａ及び第３配線層１３の一端部１３ａとが所定領域に亘り揃えられている。
【選択図】図４

Description

本発明は、半導体装置に関する。

従来、半導体基板上に、絶縁層を介して、複数の配線層が設けられた半導体装置が知られている。例えば、このような半導体装置としては、下記特許文献１がある。

特許文献１には、半導体基板（１０）上に形成された層間絶縁膜（１３）上に層状に第１金属配線（１５）が設けられ、さらに、この第１金属配線（１５）上に、下層絶縁膜（１６）、ＳＯＧ膜（１７）、第２金属配線（２０）が順に積層されて形成された半導体装置が開示されている。

特開２００８−２５８３９１号公報

ところで、半導体装置では、外部からの粉塵や湿気などから保護するために、配線層や絶縁層を積層させた後、エポキシ系樹脂などの封止材で封止する場合がある。しかしながら、この封止材は熱をかけることによって変形しやすい性質があり、封止後室温まで冷却する冷熱過程や、当該半導体装置が温度変化の激しい場所で繰り返し使用されることにより、封止材が変形して配線層や絶縁層へ応力が伝搬されてしまうといった問題がある。特に、上記特許文献１のように、ＴＥＯＳ（テトラエトキシシラン）膜（層間絶縁膜）などの硬質膜と複数の配線層（Ａｌ膜）やＳＯＧ（スピンオングラス）膜などの軟質膜とを積層させた多層配線構造では、封止材が変形すると、この変形による応力を受けて各配線層間で引張り応力が発生して、これら配線層やＳＯＧ膜も変形してしまい、配線層とＳＯＧ膜の間に介在する硬質なＴＥＯＳ膜に応力が集中しやすくなり、クラックが発生したり、剥離が生じるといった虞があった。

本発明は、上述した課題を解決するためになされたものであり、クラックの発生を抑制できるとともに、ＴＥＯＳ膜の剥離を抑えることが可能な半導体装置を提供することにある。

本発明は、半導体基板（３）と、前記半導体基板（３）の一方面上に形成された多層配線層（１１、１２、１３）と、前記多層配線層のうち、最上層（１３）と最下層（１１）の間に配置される少なくともいずれかの配線層を被覆するように形成された相対的にヤング率が高い第１の絶縁膜（１７）と、前記第１の絶縁膜（１７）によって被覆される被覆配線層（１２）の側壁側であって前記第１の絶縁膜（１７）上に形成された前記第１の絶縁膜（１７）よりもヤング率が低い第２の絶縁膜（２１）と、前記半導体基板（３）の前記一方面側を覆う封止材（３０）と、を少なくとも備え、前記第１の絶縁膜（１７）が被覆される前記被覆配線層（１２）の一端部と、前記被覆配線層（１２）の上層側および／または下層側の近接配線層（１１、１３）の一端部とが少なくとも所定領域に亘り揃えられていることを特徴とする。

請求項１の半導体装置では、半導体基板の一方面上に多層配線層が形成されており、この多層配線層のうち、最上層と最下層の間に配置される少なくともいずれかの配線層を被覆するように相対的にヤング率が高い第１の絶縁膜が形成されている。また、第１の絶縁膜によって被覆される被覆配線層の側壁側であって第１の絶縁膜上に第１の絶縁膜よりもヤング率が低い第２の絶縁膜が形成されており、さらに、半導体基板の一方面側が封止材により覆われている。そして、第１の絶縁膜が被覆される被覆配線層の一端部と、被覆配線層の上層側および／または下層側の近接配線層の一端部とが少なくとも所定領域に亘り揃えられている。この構成によれば、封止材の変形等によって発生する被覆配線層の一端部と近接配線層の一端部との間の引っ張り応力を小さくすることができ、被覆配線層と第２の絶縁膜との間に介在する第１の絶縁膜の剥離を抑えることができる。また、局所的な応力の集中を緩和することができ、膜内部でのクラックの発生を抑制することができる。

図１は、第１実施形態に係る半導体装置を示す断面説明図である。図２は、図１のαで示した領域を拡大した図である。図３は、第１実施形態に係る半導体装置の平面図である。図４は、図３のＡ−Ａ断面概略図である。図５は、第１配線層に対する第２配線層の位置と剥離応力相対値との関係を示すグラフである。図６は、第２配線層に対する第３配線層の位置と剥離応力相対値との関係を示すグラフである。図７は、封止材の変形の様子を説明する説明図であり、図７（Ａ）は、１８０℃でモールド形成した直後の様子を説明する図であり、図７（Ｂ）は、−４０℃まで冷却したときの様子を説明する図であり、図７（Ｃ）は、１５０℃まで加熱したときの様子を説明する図である。図８は、第１配線層と第２配線層の外周側の領域での変形の様子を説明する図であり、図８（Ａ）は、１８０℃で封止材をモールド形成した直後の様子を説明する図であり、図８（Ｂ）は、−４０℃まで冷却したときの様子を説明する図であり、図８（Ｃ）は、１５０℃まで加熱したときの様子を説明する図である。図９は、半導体装置を１５０℃まで加熱したときに、ＴＥＯＳ膜に加わる応力の様子を説明する図であり、図９（Ａ）は、第１配線層の一端部が第２配線層の一端部よりも内周寄りに位置しているときの様子を説明する図であり、図９（Ｂ）は、第１配線層の一端部が第２配線層の一端部と揃うように配置されているときの様子を説明する図であり、図９（Ｃ）は、第１配線層の一端部が第２配線層の一端部よりも外周寄りに位置しているときの様子を説明する図である。図１０は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図１１は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図１２は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図１３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図１４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図１５は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図１６は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。図１７は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。

［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
本発明の半導体装置１は、例えば、シリコンからなる半導体基板３（例えば厚さ、４００μｍ）の一方面上に、多層配線層（第１配線層１１、第２配線層１２、第３配線層１３）が絶縁膜（詳細は後述）を介して形成されている。そして、図１、２等に示すように、この一方面側がエポキシ樹脂やアルミナ等からなる封止材３０によって覆われている。また、半導体基板３は、銀ペースト４０を介して、銅などからなるヒートシンク３８に固定されている。

半導体装置１は、図３に示すように、半導体基板３の厚さ方向と直交する方向から見て（平面視して）、略正方形状に構成されており、半導体基板３の中央部には、複数の半導体素子（図示略）等から構成される回路部３２が設けられている。また、回路部３２の外側には、この回路部３２を取り囲むように、複数のパッド３４が配置されている。このパッド３４は、図１に示すように、金などから構成されるワイヤ４２によって、リードフレーム３６と電気的に接続されている。なお、図２では、ワイヤ４２及びリードフレーム３６を省略して示している。また、図３では、封止材３０、ワイヤ４２、リードフレーム３６及びヒートシンク３８等を省略して示している。

そして、図１、３に示すように、第１配線層１１、第２配線層１２、第３配線層１３は、回路部３２の周囲であって、パッド３４の外側を囲むように配置されていると共に、半導体基板３の外縁部を囲むように（すなわち、略正方形状の各辺及び各角部に沿って）配置されている。また、図３に示すように、各配線層１１〜１３は、半導体基板３の各角部において、面取りされており、角部での応力が集中しないように構成されている。そして、これら各配線層１１〜１３は、所定領域（パッド３４の外周）に亘って、図４に示すように、内周が略面一となるように揃えられて配置されている。より具体的に、各配線層１１〜１３は、半導体基板３の各辺に沿って直線状となる部分の各内縁が同一の仮想平面上で揃うように配置されている（すなわち、各配線層１１〜１３において、回路部３２に面する一端部１１ａ、１２ａ、１３ａ（各配線層１１〜１３の内縁の位置）が、同一の仮想平面上に位置している）。なお、図４において、右側が内周側（回路部３２側）であり、左側が外周側である。

また、これら各配線層１１〜１３の外周（すなわち、配線層１１〜１３において、一端部１１ａ、１２ａ、１３ａとは反対側の他端部１１ｂ、１２ｂ、１３ｂ）は、半導体基板３の一方面と直交する断面（図３のＡ−Ａ断面）が、第１配線層１１（最下層）側から第３配線層１３（最上層）側へ向けて徐々に小さくなるように階段状に形成されている。すなわち、図３、４に示すように、下層側の配線層（第１配線層１１）の外周縁は外側位置に配置されており、上層になるにつれて、配線層の外周縁は内側位置となる。このように、各配線層１１〜１３を配置することで、当該半導体装置１を平面視したときに、各配線層１１〜１３の有無や、所望の位置に各配線層１１〜１３が配置されているか否かの確認を容易に行うことができる。

そして、これら各配線層１１〜１３の厚さは、上層になるにつれて厚くなるように構成されている。例えば、第１配線層１１は、幅（一端部１１ａから他端部１１ｂまでの長さ）を４５．０μｍ、厚さを０．６μｍ、第２配線層１１は、幅（一端部１２ａから他端部１２ｂまでの長さ）を４０．０μｍ、厚さを１．０μｍ、第３配線層１３は、幅（一端部１３ａから他端部１３ｂまでの長さ）を３０．０μｍ、厚さを１．５μｍで形成することができる。半導体基板３の外縁部に設けられる配線層１１〜１３は、例えば、電源やＧＮＤ配線に用いられることが多く、比較的大きな電流が流れるため、電流能力が高いことが望ましい。一般的に、電流能力を高くするためには、配線層の断面積（配線厚×幅）を大きくすることが有効である。そして、本実施形態では、各配線層１１〜１３の幅が下層側から上層側へ徐々に小さくなる階段状の構成において、これら各配線層１１〜１３の厚さを下層側から上層側へ徐々に厚くなるように構成しているので、各配線層１１〜１３において所定の電流能力を確保することができる。なお、各配線層１１〜１３は、「外周配線」の一例に相当する。また、第１配線層１１は、「最下層」の一例に相当し、第３配線層１３は、「最上層」の一例に相当する。

第１配線層１１と半導体基板３の間には、図４に示すように、ＳｉＯ_２などから構成される層間絶縁膜５（例えば、厚さ０．８μｍ）が形成されている。第１配線層１１上には、この第１配線層１１上を被覆するように、薄い第１ＴＥＯＳ膜１５（例えば、厚さ０．２μｍ）が形成されている。また、第１配線層１１の側壁側であって、第１ＴＥＯＳ膜１５上には、第１ＳＯＧ膜２０（例えば、厚さ０．４μｍ）が形成されている。この第１ＳＯＧ膜２０は、第１配線層１１の側壁側における第１ＴＥＯＳ膜１５の段差を埋めるように形成されている。

そして、第１ＴＥＯＳ膜１５及び第１ＳＯＧ膜２０上には、厚い第２ＴＥＯＳ膜１６（例えば、厚さ０．９μｍ）が形成されている。第２ＴＥＯＳ膜１６の上には、第２配線層１２が形成されており、この第２配線層１２上を被覆するように、薄い第３ＴＥＯＳ膜１７（例えば、厚さ０．２μｍ）が形成されている。第２配線層１２の側壁側であって、第３ＴＥＯＳ膜１７上には、第２ＳＯＧ膜２１（例えば、厚さ０．５μｍ）が形成されている。この第２ＳＯＧ膜２１は、第２配線層１２の側壁側における第３ＴＥＯＳ膜１７の段差を埋めるように形成されている。

第３ＴＥＯＳ膜１７及び第２ＳＯＧ膜２１上には、厚い第４ＴＥＯＳ膜１８（例えば、厚さ１．２μｍ）が形成されている。そして、この第４ＴＥＯＳ膜１８上に、第３配線層１３（例えば、厚さ１．５μｍ）が形成されている。さらに、第３配線層１３及び第４ＴＥＯＳ膜１８上には、パシベーション膜として、例えばプラズマＣＶＤ法によって形成されたＰ−ＳｉＮ膜４４（例えば、第３配線層１３上の厚さは１．５μｍ）が設けられている。なお、第１配線層１１及び第３配線層１３は、「近接配線層」の一例に相当し、第２配線層１２は、「被覆配線層」の一例に相当する。また、第３ＴＥＯＳ膜１７は、「第１の絶縁膜（１７）」の一例に相当し、第２ＳＯＧ膜２１は、「第２の絶縁膜（２１）」の一例に相当する。

次に、このように構成される半導体装置１内の応力分布の様子をシミュレーションし、剥離応力相対値（第３ＴＥＯＳ膜１７の剥離度合い）について評価を行った結果を図５及び図６に示す。なお、シミュレーションは、リードフレーム３６とワイヤ４２の構成を省略した構造について行った。このシミュレーションは、封止材３０を１８０℃の温度で封止した後室温（２５℃）まで冷却し、さらに−４０℃から１５０℃までの繰り返しの冷熱サイクルの熱ストレスを与え、温度１５０℃のタイミングで解析を行った。

図５は、第１配線層１１に対して第２配線層１２の位置を相対的に変化させたときのデータであり（第１配線層１１と第３配線層１３の配置は固定）、図６は、第２配線層１２に対して第３配線層１３の位置を相対的に変化させたときのデータ（第１配線層１１と第２配線層１２の配置は固定）である。ここで、図５の横軸は、第１配線層１１の一端部１１ａと第２配線層１２の一端部１２ａとの位置ずれ量を示しており、一端部１２ａが一端部１１ａと面一のときはこの値がゼロで表され、一端部１２ａが一端部１１ａよりも内周寄りに位置している場合はこの値がプラスで表され、一端部１２ａが一端部１１ａよりも外周寄りに位置している場合はこの値がマイナスで表されている。また、図６の横軸は、第２配線層１２の一端部１２ａと第３配線層１３の一端部１３ａとの位置ずれ量を示しており、一端部１３ａが一端部１２ａと面一のときはこの値がゼロで表され、一端部１３ａが一端部１２ａよりも内周寄りに位置している場合はこの値がプラスで表され、一端部１３ａが一端部１２ａよりも外周寄りに位置している場合はこの値がマイナスで表されている。なお、図５及び図６の縦軸は共に剥離応力相対値であり、この値が１以下では、第３ＴＥＯＳ膜１７の剥離が生じていないことを示している。また、図５及び図６では、第２ＳＯＧ膜２１の厚さを、０．２μｍ（図中一点鎖線）、０．５μｍ（実線）、０．８μｍ（破線）と変えた場合の値をそれぞれ示している。

図５及び図６の結果より、第２ＳＯＧ膜２１がどの膜厚でも、一端部１２ａが一端部１１ａと面一（位置ずれ量がゼロ）のとき、及び一端部１３ａが一端部１２ａと面一（位置ずれ量がゼロ）のときが剥離応力相対値は最も小さくなっている。すなわち、この結果からも、各配線層１１〜１３の一端部（内周側）を略面一とすることで、第３ＴＥＯＳ膜１７の剥離を抑制できることが確認できる。また、第２ＳＯＧ膜２１の膜厚は小さい方が第３ＴＥＯＳ膜１７の剥離をより抑えられることがわかる。

ここで、各配線層１１〜１３の一端部１１ａ、１２ａ、１３ａを揃えることで第３ＴＥＯＳ膜１７の剥離を抑制できるメカニズムについて、図７〜９を参照して説明する。なお、ここでは、説明の便宜上、第１配線層１１と第２配線層１２付近の応力の様子を取り上げて説明するが、第２配線層１２と第３配線層１３付近の応力の様子もこれと同様に考えることができる。

封止材３０は、比較的、線膨張係数が大きいため、例えば、図７（Ａ）に示すように、封止材３０を温度１８０℃でモールド形成した後、−４０℃などの低温まで冷却されると、この封止材３０は収縮し全体的に反りが発生する（図７（Ｂ））。このとき、半導体装置１の外縁部側では、封止材３０の変形にともない、第１配線層１１及び第２配線層１２は、図８（Ａ）の状態から外縁部側へ引っ張られて図８（Ｂ）の状態へと変位する。また、各ＳＯＧ膜２０、２１、及び各ＴＥＯＳ膜１５〜１８も同様に変形する。そして、このように低温まで冷却された後、１５０℃程度の高温まで加熱されると、封止材３０が膨張し、反りが緩和される（図７（Ｃ））。このとき、第１配線層１１及び第２配線層１２は、図８（Ｂ）の状態から内周側へ引っ張られて図８（Ｃ）の状態へと変位する。また、各ＳＯＧ膜２０、２１、及び各ＴＥＯＳ膜１５〜１８も同様に変形する。そして、このような冷熱サイクルが半導体装置１に繰り返し加わることで、熱ストレスが半導体装置１内に蓄積されていくこととなる。

ここで、ＴＥＯＳ膜は、ＳＯＧ膜（例えばヤング率が１０ＧＰａ以下）やＡｌなどの配線層に比べて相対的にヤング率が高い硬質な膜（例えばヤング率が５０ＧＰａ以上）であるため（すなわち、ＴＥＯＳ膜は、硬質であるが故、変形し難く）、引っ張りなどの応力が加わると、この応力を変形によって分散させ難く、熱ストレスがより蓄積されてしまい、このＴＥＯＳ膜で剥離やクラックが発生しやすい。本発明者らは、鋭意研究の結果、各配線層１１〜１３の一端部１１ａ、１２ａ、１３ａの配置を適切に調整することで、ＴＥＯＳ膜へ加わる応力を緩和できることを見出した。

図９は、図７（Ｃ）の状態（すなわち、半導体装置の温度が１５０℃程度の高温の状態）において、第１配線層１１の一端部１１ａと第２配線層１２の一端部１２ａ付近の応力の様子である。図９（Ａ）のように、第１配線層１１の一端部１１ａが第２配線層１２の一端部１２ａよりも図９において右側へずれていると（内周寄りに位置していると）、第３ＴＥＯＳ膜１７を右下方向へ大きく変形させるように第１配線層１１が変形する。また、図９（Ｃ）のように、第１配線層１１の一端部１１ａが第２配線層１２の一端部１２ａよりも図９において左側へずれていると（外周寄りに位置していると）、第３ＴＥＯＳ膜１７を左下方向へ大きく変形させるように第１配線層１１が変形する。一方、図９（Ｂ）に示すように、第１配線層１１の一端部１１ａが第２配線層１２の一端部１２ａと揃うように配置されていると、第３ＴＥＯＳ膜１７を下方向へ変形させるように第１配線層１１が変形するが、その変形度合いは、図９（Ａ）や図９（Ｃ）の場合と比べて小さくなる。このように各配線層１１〜１３の一端部１１ａ〜１３ａを図９（Ｂ）のように揃えることで、ＴＥＯＳ膜へ加わる応力を緩和することができる。

次に、上述のように構成される半導体装置１の製造方法について図１０〜図１５を参照して説明する。
本発明の半導体装置１の製造方法では、まず、半導体基板３の一方面側に、公知の方法などによって、トランジスタなどの半導体素子（図示略）を形成し（図１０（Ａ））、この半導体素子の上にＳｉＯ_２よりなる層間絶縁膜５をＣＶＤ（化学気相成長）法などにより、温度７００℃で０．８μｍ程度形成する（図１０（Ｂ））。そして、コンタクトホール（図示略）を形成した後、Ａｌ膜を温度４００℃でスパッタ法などにより０．６μｍ程度形成し（図１０（Ｃ））、このＡｌ膜にパターニングを施し、第１配線層１１を形成する（図１１（Ａ））。

次に、この第１配線層１１上に、第１ＴＥＯＳ膜１５をＣＶＤ法により温度４００℃で０．２μｍ程度形成する（図１１（Ｂ））。次に、この第１ＴＥＯＳ膜１５によって被覆された第１配線層１１の側壁側に、第１ＳＯＧ膜２０を０．４μｍ程度、スピンコータを用いて塗布し４００℃で熱硬化させ（図１１（Ｃ））、さらにこの上に、第２ＴＥＯＳ膜１６をＣＶＤ法により温度４００℃で０．９μｍ程度（第１配線層１１上では０．７μｍ程度）形成する（図１２（Ａ））。次に、この第２ＴＥＯＳ膜１６上に、Ａｌ膜を温度４００℃でスパッタ法などにより１．０μｍ程度形成し（図１２（Ｂ））、このＡｌ膜にパターニングを施し、第２配線層１２を形成する（図１２（Ｃ））。

次に、この第２配線層１２上に、第３ＴＥＯＳ膜１７をＣＶＤ法により温度４００℃で０．２μｍ程度形成する（図１３（Ａ））。そして、この第３ＴＥＯＳ膜１７によって被覆された第２配線層１２の側壁側に、第２ＳＯＧ膜２１を０．５μｍ程度、スピンコータを用いて塗布し４００℃で熱硬化させ（図１３（Ｂ））、さらにこの上に、第４ＴＥＯＳ膜１８をＣＶＤ法により温度４００℃で１．２μｍ程度（第２配線層１２上では０．７μｍ程度）形成する（図１３（Ｃ））。

次に、この第４ＴＥＯＳ膜１６上に、Ａｌ膜を温度４００℃でスパッタ法などにより１．５μｍ程度形成し（図１４（Ａ））、このＡｌ膜にパターニングを施し、第３配線層１３を形成する（図１４（Ｂ））。そして、この上に、パシベーション膜として、プラズマＣＶＤ法によってＰ−ＳｉＮ膜４４を温度４００℃で形成してパターニングを施し（図１４（Ｃ））、ダイシングする。次に、半導体基板３の他方面側に銀ペースト４０を塗布し、ヒートシンク３８に固定する（図１５（Ａ））。そして、ワイヤボンディングを行い（図示略）、さらに、封止材３０を１８０℃でモールド形成した後、室温まで冷却し、半導体装置１を製造することができる（図１５（Ｂ））。

以上説明したように、本第１実施形態に係る半導体装置１によれば、最上層（第１配線層１１）と最下層（第３配線層１３）の間に配置される第２配線層１２（被覆配線層）を被覆するように第３ＴＥＯＳ膜１７（第１の絶縁膜）が形成されている。また、第３ＴＥＯＳ膜１７によって被覆される第２配線層１２の側壁側であって第３ＴＥＯＳ膜１７上に第２ＳＯＧ膜２１（第２の絶縁膜）が形成されており、さらに、半導体基板３の一方面側が封止材３０により覆われている。そして、第３ＴＥＯＳ膜１７が被覆される第２配線層１２の一端部１２ａと、第２配線層１２の上層側および下層側の近接配線層（第１配線層１１、第３配線層１３）の一端部１１ａ、１３ａとが所定領域に亘り揃えられている。この構成によれば、封止材３０の変形等によって発生する第２配線層１２の一端部１２ａと、第１配線層１１の一端部１１ａ及び第３配線層１３の一端部１３ａとの間の引っ張り応力を小さくすることができ、第２配線層１２と第２ＳＯＧ膜２１との間に介在する第３ＴＥＯＳ膜１７の剥離を抑えることができる。また、局所的な応力の集中を緩和することができ、膜内部でのクラックの発生を抑制することができる。

また、多層配線層（第１配線層１１、第２配線層１２、第３配線層１３）は、当該半導体装置１の外縁部を少なくとも部分的に囲む外周配線からなり、この外周配線の内周が揃えられている。この構成により、各配線層間で発生する引っ張り応力を、多層配線層の内周側の位置においてより小さく抑えることができる。

また、外周配線は、当該半導体装置１の中央部に配置された回路部３２の周囲を囲んで配置されている。このように構成することで、回路部３２側でクラックが発生したり、応力が伝搬されることをより抑制することができ、回路部３２への影響を抑え、高い信頼性を確保できる。

また、回路部３２の外側に、複数のパッド３４が配置されており、外周配線は、パッド部３４の外側を囲んで配置されている。このように構成することで、回路部３２側へ応力が伝搬されることをより一層抑制することができる。

また、外周配線の外周は、半導体基板３の一方面と直交する断面が、第１配線層１１側から第３配線層１３側へ向けて徐々に小さくなるように階段状に形成されている。このように、各配線層１１〜１３を配置することで、当該半導体装置１を平面視したときに、各配線層１１〜１３の有無や、所望の位置に各配線層１１〜１３が配置されているか否かの確認を容易に行うことができる。

［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、多層配線層が、第１配線層１１、第２配線層１２、第３配線層１３の３層より構成された例を説明したが、多層配線層の層数はこれに限定されず、２層であってもよく、また、４層以上であってもよい。

上記実施形態の構成に加え、さらに、各配線層１１〜１３の間には、ビアが形成されていてもよい。第１配線層１１と第２配線層１２との間に設けられる第１ビア５０、及び、第２配線層１２と第３配線層１３との間に設けられる第２ビア５２の各幅は、各配線層１１〜１３の幅より小さければ特に限定されず、例えば、図１６に示すように幅広に構成されていてもよく、図１７に示すように比較的幅の狭いもの（例えば、各ビア５０、５２の幅を１．０μｍ、ビア間隔を１．０μｍ）を複数設けるようにしてもよい。

上記実施形態では、第３ＴＥＯＳ膜１７がＣＶＤ法により形成された例を示したが、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によって形成されていてもよい。

１…半導体装置
２…ＳＯＩ層
３…半導体基板
５…層間絶縁膜
１１…第１配線層（近接配線層）
１１ａ…第１配線層の一端部
１１ｂ…第１配線層の他端部
１２…第２配線層（被覆配線層）
１２ａ…第２配線層の一端部
１２ｂ…第２配線層の他端部
１３…第３配線層（近接配線層）
１３ａ…第３配線層の一端部
１３ｂ…第３配線層の他端部
１５…第１ＴＥＯＳ膜
１６…第２ＴＥＯＳ膜
１７…第３ＴＥＯＳ膜（第１の絶縁膜）
１８…第４ＴＥＯＳ膜
２０…第１ＳＯＧ膜
２１…第２ＳＯＧ膜（第２の絶縁膜）
３０…封止材
３２…回路部
３４…パッド

Claims

半導体基板（３）と、
前記半導体基板（３）の一方面上に形成された多層配線層（１１、１２、１３）と、
前記多層配線層のうち、最上層（１３）と最下層（１１）の間に配置される少なくともいずれかの配線層を被覆するように形成された相対的にヤング率が高い第１の絶縁膜（１７）と、
前記第１の絶縁膜（１７）によって被覆される被覆配線層（１２）の側壁側であって前記第１の絶縁膜（１７）上に形成された前記第１の絶縁膜（１７）よりもヤング率が低い第２の絶縁膜（２１）と、
前記半導体基板（３）の前記一方面側を覆う封止材（３０）と、を少なくとも備え、
前記第１の絶縁膜（１７）が被覆される前記被覆配線層（１２）の一端部と、前記被覆配線層（１２）の上層側および／または下層側の近接配線層（１１、１３）の一端部とが少なくとも所定領域に亘り揃えられていることを特徴とする半導体装置（１）。
前記第１の絶縁膜（１７）は、化学気相成長法によって形成されていることを特徴とする請求項１に記載の半導体装置（１）。
前記第１の絶縁膜（１７）は、テトラエトキシシラン膜（１７）からなることを特徴とする請求項１又は請求項２に記載の半導体装置（１）。
前記多層配線層（１１、１２、１３）は、当該半導体装置（１）の外縁部を少なくとも部分的に囲む外周配線からなり、前記外周配線の内周が揃えられていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置（１）。
前記外周配線は、当該半導体装置（１）の中央部に配置された回路部（３２）の周囲を囲んで配置されていることを特徴とする請求項４に記載の半導体装置（１）。
前記回路部（３２）の外側に、複数のパッド部（３４）が配置されており、
前記外周配線は、前記パッド部（３４）の外側を囲んで配置されていることを特徴とする請求項５に記載の半導体装置（１）。
前記多層配線層（１１、１２、１３）は、当該半導体装置（１）の外縁部を少なくとも部分的に囲む外周配線からなり、前記外周配線の外周は、前記半導体基板（３）の前記一方面と直交する断面が、前記最下層（１１）側から前記最上層（１３）側へ向けて徐々に小さくなるように階段状に形成されていることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置（１）。