JPH09321044A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09321044A JPH09321044A JP13705796A JP13705796A JPH09321044A JP H09321044 A JPH09321044 A JP H09321044A JP 13705796 A JP13705796 A JP 13705796A JP 13705796 A JP13705796 A JP 13705796A JP H09321044 A JPH09321044 A JP H09321044A
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- wiring
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Abstract
(57)【要約】
【課題】 ＳＯＧ膜からの放出ガス防止のコンタクトホ
ール側壁のサイドウォール絶縁膜を用いずに、ＳＯＧ膜
による平坦化技術を用いた多層配線構成の半導体装置お
よびその製造方法を提供する。 【解決手段】 第１層配線１２と上層の配線となる第２
層配線１８とを接続するコンタクトホールの開口１６お
よび疑似コンタクトホールの開口２７、２８を形成した
後に、真空加熱による脱ガス処理を行い、その後に上層
の配線となる金属配線膜を堆積し、パターニングして第
２層配線１８を形成する。 【効果】 サイドウォール絶縁膜を形成せずに、コンタ
クト抵抗増加や信頼性劣化のない半導体装置の作製が可
能となる。
ール側壁のサイドウォール絶縁膜を用いずに、ＳＯＧ膜
による平坦化技術を用いた多層配線構成の半導体装置お
よびその製造方法を提供する。 【解決手段】 第１層配線１２と上層の配線となる第２
層配線１８とを接続するコンタクトホールの開口１６お
よび疑似コンタクトホールの開口２７、２８を形成した
後に、真空加熱による脱ガス処理を行い、その後に上層
の配線となる金属配線膜を堆積し、パターニングして第
２層配線１８を形成する。 【効果】 サイドウォール絶縁膜を形成せずに、コンタ
クト抵抗増加や信頼性劣化のない半導体装置の作製が可
能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、ＳＯＧ（Ｓｐｉｎ
−Ｏｎ−Ｇｌａｓｓ）層を塗布することで配線形成面の
平坦化を図る多層配線構造の半導体装置およびその製造
方法に関する。
の製造方法に関し、さらに詳しくは、ＳＯＧ（Ｓｐｉｎ
−Ｏｎ−Ｇｌａｓｓ）層を塗布することで配線形成面の
平坦化を図る多層配線構造の半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴う各種
パターンの微細化、多層配線化等の技術開発が盛んに行
われている。微細化したパターンによる多層配線構造の
半導体装置を形成する技術の一つに平坦化技術がある。
この平坦化技術は加工する面を平坦化することにより、
微細なパターンの加工を容易にしようというもので、加
工面の平坦化自体の技術としては、層間絶縁膜のリフロ
ー法、エッチバック法、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、ＳＯＧ
法等がある。
パターンの微細化、多層配線化等の技術開発が盛んに行
われている。微細化したパターンによる多層配線構造の
半導体装置を形成する技術の一つに平坦化技術がある。
この平坦化技術は加工する面を平坦化することにより、
微細なパターンの加工を容易にしようというもので、加
工面の平坦化自体の技術としては、層間絶縁膜のリフロ
ー法、エッチバック法、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、ＳＯＧ
法等がある。
【０００３】上述した平坦化技術のうち、ＳＯＧ法によ
る平坦化技術を用いた多層配線構造の従来の半導体装置
およびその製造方法を、図３を参照して説明する。ま
ず、図３（ａ）に示すように、半導体装置の構成素子等
が形成された半導体基板上のＢＰＳＧ（Ｂｏｒｏ−Ｐｈ
ｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等による
層間絶縁膜１１上に、スパッタリング法でＳｉやＣｕを
含むＡｌ合金膜を堆積し、続いてこのＡｌ合金膜をパタ
ーニングして第１層配線１２を形成する。次に、下層配
線と上層配線間の層間絶縁膜として、まずＣＶＤ法によ
るＣＶＤＳｉＯ2 膜１３を堆積し、その後層間絶縁膜の
上面を平坦化するために、ＣＶＤＳｉＯ2 膜１３上にＳ
ＯＧをスピンコートし、４００〜４５０°Ｃ程度の温度
で乾燥固化してＳＯＧ膜１４を形成し、更にその後ＳＯ
Ｇ膜１４上にＣＶＤ法によりＣＶＤＳｉＯ2 膜１５を堆
積する。
る平坦化技術を用いた多層配線構造の従来の半導体装置
およびその製造方法を、図３を参照して説明する。ま
ず、図３（ａ）に示すように、半導体装置の構成素子等
が形成された半導体基板上のＢＰＳＧ（Ｂｏｒｏ−Ｐｈ
ｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等による
層間絶縁膜１１上に、スパッタリング法でＳｉやＣｕを
含むＡｌ合金膜を堆積し、続いてこのＡｌ合金膜をパタ
ーニングして第１層配線１２を形成する。次に、下層配
線と上層配線間の層間絶縁膜として、まずＣＶＤ法によ
るＣＶＤＳｉＯ2 膜１３を堆積し、その後層間絶縁膜の
上面を平坦化するために、ＣＶＤＳｉＯ2 膜１３上にＳ
ＯＧをスピンコートし、４００〜４５０°Ｃ程度の温度
で乾燥固化してＳＯＧ膜１４を形成し、更にその後ＳＯ
Ｇ膜１４上にＣＶＤ法によりＣＶＤＳｉＯ2 膜１５を堆
積する。
【０００４】次に、図３（ｂ）に示すように、第１層配
線１２と後述する第２層配線とを接続するコンタクトホ
ールを形成するために、ＣＶＤＳｉＯ2 膜１５、ＳＯＧ
膜１４およびＣＶＤＳｉＯ2 膜１３をＲＩＥ（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてエッチ
ングし、コンタクトホールの開口１６を形成する。その
後、開口１６の側壁に表出したＳＯＧ膜１４部を覆うた
めに、ＣＶＤ法によるＣＶＤＳｉＯ2 膜１７を堆積す
る。
線１２と後述する第２層配線とを接続するコンタクトホ
ールを形成するために、ＣＶＤＳｉＯ2 膜１５、ＳＯＧ
膜１４およびＣＶＤＳｉＯ2 膜１３をＲＩＥ（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてエッチ
ングし、コンタクトホールの開口１６を形成する。その
後、開口１６の側壁に表出したＳＯＧ膜１４部を覆うた
めに、ＣＶＤ法によるＣＶＤＳｉＯ2 膜１７を堆積す
る。
【０００５】次に、図３（ｃ）に示すように、第１層配
線１２上のＣＶＤＳｉＯ2 膜１７を除去するために、Ｒ
ＩＥによる異方性エッチングを行う。この異方性エッチ
ングにより、第１層配線１２上のＣＶＤＳｉＯ2 膜１
７、およびＣＶＤＳｉＯ2 膜１５上のＣＶＤＳｉＯ2 膜
１７およびＣＶＤＳｉＯ2 膜１５の一部が同時にエッチ
ングされるが、コンタクトホールの開口１６側壁のＣＶ
ＤＳｉＯ2 膜１７はほとんどエッチングされずに残るた
め、開口１６側壁に表出したＳＯＧ膜１４部は、このエ
ッチング後もＣＶＤＳｉＯ2 膜１７で覆われた状態にな
っている。なお、この開口１６側壁に形成されたＣＶＤ
ＳｉＯ2 膜１７は、ＳＯＧ膜１４からのガス放出を防止
する、ガスストッパとしてのサイドウォール酸化膜とい
われるものである。その後、上部配線となるＳｉやＣｕ
を含むＡｌ合金膜をスパッタリング法で堆積し、続いて
このＡｌ合金膜をパターニングして第２層配線１８を形
成する。
線１２上のＣＶＤＳｉＯ2 膜１７を除去するために、Ｒ
ＩＥによる異方性エッチングを行う。この異方性エッチ
ングにより、第１層配線１２上のＣＶＤＳｉＯ2 膜１
７、およびＣＶＤＳｉＯ2 膜１５上のＣＶＤＳｉＯ2 膜
１７およびＣＶＤＳｉＯ2 膜１５の一部が同時にエッチ
ングされるが、コンタクトホールの開口１６側壁のＣＶ
ＤＳｉＯ2 膜１７はほとんどエッチングされずに残るた
め、開口１６側壁に表出したＳＯＧ膜１４部は、このエ
ッチング後もＣＶＤＳｉＯ2 膜１７で覆われた状態にな
っている。なお、この開口１６側壁に形成されたＣＶＤ
ＳｉＯ2 膜１７は、ＳＯＧ膜１４からのガス放出を防止
する、ガスストッパとしてのサイドウォール酸化膜とい
われるものである。その後、上部配線となるＳｉやＣｕ
を含むＡｌ合金膜をスパッタリング法で堆積し、続いて
このＡｌ合金膜をパターニングして第２層配線１８を形
成する。
【０００６】その後は、図面を省略するが、上記と同様
に表面が平坦化された層間絶縁膜として、ＣＶＤＳｉＯ
2 膜／ＳＯＧ膜／ＣＶＤＳｉＯ2 膜を形成し、コンタク
トホールの開口を形成し、開口側壁に表出したＳＯＧ膜
部を覆うＣＶＤＳｉＯ2 膜の形成等を行った後に、第３
層目の配線を形成する。この様にして多層配線を形成し
た後、パッシベーション膜形成等を行って半導体装置を
作製する。
に表面が平坦化された層間絶縁膜として、ＣＶＤＳｉＯ
2 膜／ＳＯＧ膜／ＣＶＤＳｉＯ2 膜を形成し、コンタク
トホールの開口を形成し、開口側壁に表出したＳＯＧ膜
部を覆うＣＶＤＳｉＯ2 膜の形成等を行った後に、第３
層目の配線を形成する。この様にして多層配線を形成し
た後、パッシベーション膜形成等を行って半導体装置を
作製する。
【０００７】上述した半導体装置の製造方法を採れば、
第２層配線１８を形成するためのＡｌ合金膜をスパッタ
リングにより堆積する時点で、平坦化のためのＳＯＧ膜
１４表面部はＣＶＤ酸化膜１３、１５および１７により
完全に覆われた状態になっているのために、第２層配線
１８形成におけるＳＯＧ膜１４からの悪影響を除外でき
る。このＳＯＧ膜１４からの悪影響とは、上記の製造方
法において、もしコンタクトホールの開口１６側壁のＣ
ＶＤＳｉＯ2 膜１７を形成せずに第２層配線１８形成す
ると、スパッタリング時の約１００Ｐａの真空度と加熱
された状態において、開口１６側壁に表出したＳＯＧ膜
１４部より水分や有機物のガスが放出されて、図４に示
すように、スパッタリングで形成されるＡｌ合金膜が開
口１６側壁に表出したＳＯＧ膜１４部で粗粒化したり、
膜質が変化して異常Ａｌ合金膜が形成されて、コンタク
トホール部１に異常Ａｌ合金配線部１９が形成され、第
２層配線１８と第１層配線１２とのコンタクト抵抗を増
大させ、又このようにして作製された半導体装置は信頼
性が悪化する。
第２層配線１８を形成するためのＡｌ合金膜をスパッタ
リングにより堆積する時点で、平坦化のためのＳＯＧ膜
１４表面部はＣＶＤ酸化膜１３、１５および１７により
完全に覆われた状態になっているのために、第２層配線
１８形成におけるＳＯＧ膜１４からの悪影響を除外でき
る。このＳＯＧ膜１４からの悪影響とは、上記の製造方
法において、もしコンタクトホールの開口１６側壁のＣ
ＶＤＳｉＯ2 膜１７を形成せずに第２層配線１８形成す
ると、スパッタリング時の約１００Ｐａの真空度と加熱
された状態において、開口１６側壁に表出したＳＯＧ膜
１４部より水分や有機物のガスが放出されて、図４に示
すように、スパッタリングで形成されるＡｌ合金膜が開
口１６側壁に表出したＳＯＧ膜１４部で粗粒化したり、
膜質が変化して異常Ａｌ合金膜が形成されて、コンタク
トホール部１に異常Ａｌ合金配線部１９が形成され、第
２層配線１８と第１層配線１２とのコンタクト抵抗を増
大させ、又このようにして作製された半導体装置は信頼
性が悪化する。
【０００８】一方、上述した半導体装置の製造方法を採
ると、コンタクトホールの開口１６側壁に表出したＳＯ
Ｇ膜１４部を覆うためのサイドウォール酸化膜となるＣ
ＶＤＳｉＯ2 膜１７の堆積工程と、このＣＶＤＳｉＯ2
膜１７をエッチバックして、コンタクトホールの開口１
６にサイドウォール酸化膜を形成するエッチバック工程
とが必要になるので製造工程数が増加する問題や、サイ
ドウォール酸化膜形成により微細化されたコンタクトホ
ール径が更に小さくなるため、Ａｌ合金膜堆積時に、コ
ンタクトホール部の段差被覆性が悪くなってコンタクト
抵抗が増加するという問題が起こる虞がある。
ると、コンタクトホールの開口１６側壁に表出したＳＯ
Ｇ膜１４部を覆うためのサイドウォール酸化膜となるＣ
ＶＤＳｉＯ2 膜１７の堆積工程と、このＣＶＤＳｉＯ2
膜１７をエッチバックして、コンタクトホールの開口１
６にサイドウォール酸化膜を形成するエッチバック工程
とが必要になるので製造工程数が増加する問題や、サイ
ドウォール酸化膜形成により微細化されたコンタクトホ
ール径が更に小さくなるため、Ａｌ合金膜堆積時に、コ
ンタクトホール部の段差被覆性が悪くなってコンタクト
抵抗が増加するという問題が起こる虞がある。
【０００９】
【発明が解決しようとする課題】本発明は、上述した半
導体装置およびその製造方法における問題点を解決する
ことをその目的とする。即ち本発明の課題は、ＳＯＧ膜
からの放出ガスを防止するためのコンタクトホール側壁
に形成するサイドウォール絶縁膜を用いずに、ＳＯＧ膜
による平坦化技術を用いた多層配線構成の半導体装置お
よびその製造方法を提供することを目的とする。
導体装置およびその製造方法における問題点を解決する
ことをその目的とする。即ち本発明の課題は、ＳＯＧ膜
からの放出ガスを防止するためのコンタクトホール側壁
に形成するサイドウォール絶縁膜を用いずに、ＳＯＧ膜
による平坦化技術を用いた多層配線構成の半導体装置お
よびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は、上述の課題を解決するために提案す
るものであり、ＳＯＧ膜による平坦化技術を用いる多層
配線構造の半導体装置において、下層配線と上層配線と
を接続するコンタクトホールの近傍で、下層配線と上層
配線とが形成されない領域に複数個の疑似コンタクトホ
ールを有することを特徴とするものである。
びその製造方法は、上述の課題を解決するために提案す
るものであり、ＳＯＧ膜による平坦化技術を用いる多層
配線構造の半導体装置において、下層配線と上層配線と
を接続するコンタクトホールの近傍で、下層配線と上層
配線とが形成されない領域に複数個の疑似コンタクトホ
ールを有することを特徴とするものである。
【００１１】また、本発明の半導体装置の製造方法は、
ＳＯＧ膜による平坦化技術を用いる多層配線構造の半導
体装置の製造方法において、層間絶縁膜上に下層配線を
形成する工程と、層間絶縁膜上および下層配線上に絶縁
膜を堆積する工程と、絶縁膜上にＳＯＧ膜を形成する工
程と、ＳＯＧ膜上に絶縁膜を堆積する工程と、下層配線
と上層に形成する配線とを接続するためのコンタクトホ
ールおよび疑似コンタクトホールを形成する工程と、真
空加熱によるＳＯＧ膜の脱ガス処理工程と、上層配線を
形成する工程とを有することを特徴とするものである。
ＳＯＧ膜による平坦化技術を用いる多層配線構造の半導
体装置の製造方法において、層間絶縁膜上に下層配線を
形成する工程と、層間絶縁膜上および下層配線上に絶縁
膜を堆積する工程と、絶縁膜上にＳＯＧ膜を形成する工
程と、ＳＯＧ膜上に絶縁膜を堆積する工程と、下層配線
と上層に形成する配線とを接続するためのコンタクトホ
ールおよび疑似コンタクトホールを形成する工程と、真
空加熱によるＳＯＧ膜の脱ガス処理工程と、上層配線を
形成する工程とを有することを特徴とするものである。
【００１２】本発明によれば、下層配線と上層配線とを
接続するコンタクトホールの近傍で、下層配線と上層配
線とが形成されない領域に複数個の疑似コンタクトホー
ルを形成し、上層配線となる金属配線膜を堆積する前
に、真空加熱によるＳＯＧ膜の脱ガス処理工程を行い、
コンタクトホールや疑似コンタクトホール側壁に表出し
ているＳＯＧ膜部を通してＳＯＧ膜に内在している水分
や有機物ガスを放出させるので、上層配線となる金属配
線膜堆積時にはコンタクトホール側壁のＳＯＧ膜部より
の放出ガスはほとんど無く、従ってコンタクトホール側
壁のＳＯＧ膜部での金属配線膜の粗粒化や膜質の変化に
よる異常金属配線膜の形成が回避できる。従って、下層
配線と上層配線間のコンタクト抵抗の増加がなく、信頼
性のよい半導体装置の作製が可能になる。なお、上述の
金属配線膜堆積時のコンタクトホール側壁のＳＯＧ膜部
よりの放出ガスをほとんど無くすための真空加熱による
脱ガス処理は、脱ガス処理時と金属配線膜堆積時との真
空度と温度差を利用しており、金属配線膜堆積時のスパ
ッタリングのガス圧力と温度においては、ＳＯＧ膜部よ
りの放出ガスをほとんど無い状態にしている。
接続するコンタクトホールの近傍で、下層配線と上層配
線とが形成されない領域に複数個の疑似コンタクトホー
ルを形成し、上層配線となる金属配線膜を堆積する前
に、真空加熱によるＳＯＧ膜の脱ガス処理工程を行い、
コンタクトホールや疑似コンタクトホール側壁に表出し
ているＳＯＧ膜部を通してＳＯＧ膜に内在している水分
や有機物ガスを放出させるので、上層配線となる金属配
線膜堆積時にはコンタクトホール側壁のＳＯＧ膜部より
の放出ガスはほとんど無く、従ってコンタクトホール側
壁のＳＯＧ膜部での金属配線膜の粗粒化や膜質の変化に
よる異常金属配線膜の形成が回避できる。従って、下層
配線と上層配線間のコンタクト抵抗の増加がなく、信頼
性のよい半導体装置の作製が可能になる。なお、上述の
金属配線膜堆積時のコンタクトホール側壁のＳＯＧ膜部
よりの放出ガスをほとんど無くすための真空加熱による
脱ガス処理は、脱ガス処理時と金属配線膜堆積時との真
空度と温度差を利用しており、金属配線膜堆積時のスパ
ッタリングのガス圧力と温度においては、ＳＯＧ膜部よ
りの放出ガスをほとんど無い状態にしている。
【００１３】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００１４】実施例１ 本実施例は半導体装置およびその製造方法に本発明を適
用した例であり、これを図１を参照して説明する。ま
ず、図１（ａ）に示すように、半導体装置の構成素子等
が形成された半導体基板上のＢＰＳＧ等による層間絶縁
膜１１上に、第１層配線となる金属配線膜、例えば１％
Ｓｉを含むＡｌ合金膜をスパッタリング法により膜厚約
８００ｎｍ程堆積する。なお、このＡｌ合金膜を堆積す
る前に、膜厚約２０ｎｍのＴｉ膜と膜厚約７０ｎｍのＴ
ｉＮ膜とによるバリア膜を形成し、その後に上記のＡｌ
合金膜を堆積し、更にＡｌ合金膜上に上記同様のバリア
膜を形成した金属配線膜構成としてもよい。その後、こ
のＡｌ合金膜をパターニングして第１層配線１２を形成
する。
用した例であり、これを図１を参照して説明する。ま
ず、図１（ａ）に示すように、半導体装置の構成素子等
が形成された半導体基板上のＢＰＳＧ等による層間絶縁
膜１１上に、第１層配線となる金属配線膜、例えば１％
Ｓｉを含むＡｌ合金膜をスパッタリング法により膜厚約
８００ｎｍ程堆積する。なお、このＡｌ合金膜を堆積す
る前に、膜厚約２０ｎｍのＴｉ膜と膜厚約７０ｎｍのＴ
ｉＮ膜とによるバリア膜を形成し、その後に上記のＡｌ
合金膜を堆積し、更にＡｌ合金膜上に上記同様のバリア
膜を形成した金属配線膜構成としてもよい。その後、こ
のＡｌ合金膜をパターニングして第１層配線１２を形成
する。
【００１５】次に、絶縁膜、例えば減圧ＣＶＤ法による
ＴＥＯＳ（ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏｓｉｌｉｃ
ａｔｅ）膜２１を膜厚約３００ｎｍ程堆積する。その
後、上層の配線を形成する層間絶縁膜上面を平坦化する
ために、上記のＴＥＯＳ膜２１上にＳＯＧをスピンコー
トし、４００〜４５０°Ｃ程度の温度で乾燥固化してＳ
ＯＧ膜１４を形成する。なお、このＳＯＧ膜１４はＴＥ
ＯＳ膜２１表面の凹部を埋めて、凸部となっている下層
配線１２部では出来るだけ薄い状態で平坦化のできる膜
厚、例えば約５００ｎｍ程度の膜厚とする。更にその
後、ＳＯＧ膜１４上に減圧ＣＶＤ法によりＴＥＯＳ膜２
２を膜厚約３００ｎｍ程堆積する。
ＴＥＯＳ（ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏｓｉｌｉｃ
ａｔｅ）膜２１を膜厚約３００ｎｍ程堆積する。その
後、上層の配線を形成する層間絶縁膜上面を平坦化する
ために、上記のＴＥＯＳ膜２１上にＳＯＧをスピンコー
トし、４００〜４５０°Ｃ程度の温度で乾燥固化してＳ
ＯＧ膜１４を形成する。なお、このＳＯＧ膜１４はＴＥ
ＯＳ膜２１表面の凹部を埋めて、凸部となっている下層
配線１２部では出来るだけ薄い状態で平坦化のできる膜
厚、例えば約５００ｎｍ程度の膜厚とする。更にその
後、ＳＯＧ膜１４上に減圧ＣＶＤ法によりＴＥＯＳ膜２
２を膜厚約３００ｎｍ程堆積する。
【００１６】次に、図１（ｂ）に示すように、フォトレ
ジスト２３を塗布し、下部配線である第１層配線１２と
上層配線である後述する第２層配線１８とを接続するコ
ンタクトホール部１のフォトレジスト２３の開口２４、
およびコンタクトホール部１の近傍で、第１層配線１２
と後述する第２層配線１８との形成領域以外の疑似コン
タクトホール部２にフォトレジスト２３の開口２５、２
６を形成するためのパターニングをする。その後、この
パターニングされたフォトレジスト２３をマスクとし
て、コンタクトホール部１のＴＥＯＳ膜２２、ＳＯＧ膜
１４およびＴＥＯＳ膜２１をＲＩＥ法を用いてエッチン
グし、コンタクトホールの開口１６を形成する。このエ
ッチング時、疑似コンタクトホール部２の開口２５、２
６部のＴＥＯＳ膜２２、ＳＯＧ膜１４等もエッチングさ
れて、疑似コンタクトホールの開口２７、２８が形成さ
れる。ただ、このエッチング時にオーバーエッチング時
間を多くすると、疑似コンタクトホールの開口２７、２
８が深くなり、層間絶縁膜１１までエッチングされ、半
導体装置の特性や信頼性に影響がでる虞があるので、オ
ーバーエッチング時間をあまり多くしないエッチング条
件とする。このエッチング後は、疑似コンタクトホール
の開口２７、２８側壁でもＳＯＧ膜が表出した状態とな
る。なお、この疑似コンタクトホールの開口２７、２８
の平面形状は円形状とし、コンタクトホール部１のコン
タクトホールの開口１６近傍に複数個配置してもよく、
又コンタクトホールの開口１６近傍で、第１層配線と後
述する第２層配線形成領域以外の部分に、コンタクトホ
ールの開口１６を取り囲むような平面形状で疑似コンタ
クトホールの開口２７、２８を形成してもよい。
ジスト２３を塗布し、下部配線である第１層配線１２と
上層配線である後述する第２層配線１８とを接続するコ
ンタクトホール部１のフォトレジスト２３の開口２４、
およびコンタクトホール部１の近傍で、第１層配線１２
と後述する第２層配線１８との形成領域以外の疑似コン
タクトホール部２にフォトレジスト２３の開口２５、２
６を形成するためのパターニングをする。その後、この
パターニングされたフォトレジスト２３をマスクとし
て、コンタクトホール部１のＴＥＯＳ膜２２、ＳＯＧ膜
１４およびＴＥＯＳ膜２１をＲＩＥ法を用いてエッチン
グし、コンタクトホールの開口１６を形成する。このエ
ッチング時、疑似コンタクトホール部２の開口２５、２
６部のＴＥＯＳ膜２２、ＳＯＧ膜１４等もエッチングさ
れて、疑似コンタクトホールの開口２７、２８が形成さ
れる。ただ、このエッチング時にオーバーエッチング時
間を多くすると、疑似コンタクトホールの開口２７、２
８が深くなり、層間絶縁膜１１までエッチングされ、半
導体装置の特性や信頼性に影響がでる虞があるので、オ
ーバーエッチング時間をあまり多くしないエッチング条
件とする。このエッチング後は、疑似コンタクトホール
の開口２７、２８側壁でもＳＯＧ膜が表出した状態とな
る。なお、この疑似コンタクトホールの開口２７、２８
の平面形状は円形状とし、コンタクトホール部１のコン
タクトホールの開口１６近傍に複数個配置してもよく、
又コンタクトホールの開口１６近傍で、第１層配線と後
述する第２層配線形成領域以外の部分に、コンタクトホ
ールの開口１６を取り囲むような平面形状で疑似コンタ
クトホールの開口２７、２８を形成してもよい。
【００１７】次に、フォトレジスト２３を除去し、上記
の半導体ウェハをスパッタ装置に入れ、スパッタ装置の
脱ガスチャンバ内で真空加熱、例えば０．１Ｐａ以下の
真空度で２５０°Ｃの温度でＳＯＧ膜から放出される水
分や有機物ガスをコンタクトホールの開口１６側壁や疑
似コンタクトホールの開口２７、２８側壁を通して放出
させる。次に、スパッタ装置のスパッタチャンバ内で、
後述する第２層配線１８となる金属配線膜、例えば１％
Ｓｉを含むＡｌ合金膜をスパッタリング法にて堆積す
る。なお、Ａｌ合金膜を堆積した後、ＴＮ膜とＴｉＮ膜
によるバリア膜を堆積し、Ａｌ合金膜とバリア膜との構
成で、後述する第２層配線１８としてもよい。
の半導体ウェハをスパッタ装置に入れ、スパッタ装置の
脱ガスチャンバ内で真空加熱、例えば０．１Ｐａ以下の
真空度で２５０°Ｃの温度でＳＯＧ膜から放出される水
分や有機物ガスをコンタクトホールの開口１６側壁や疑
似コンタクトホールの開口２７、２８側壁を通して放出
させる。次に、スパッタ装置のスパッタチャンバ内で、
後述する第２層配線１８となる金属配線膜、例えば１％
Ｓｉを含むＡｌ合金膜をスパッタリング法にて堆積す
る。なお、Ａｌ合金膜を堆積した後、ＴＮ膜とＴｉＮ膜
によるバリア膜を堆積し、Ａｌ合金膜とバリア膜との構
成で、後述する第２層配線１８としてもよい。
【００１８】次に、図１（ｃ）に示すように、上記のＡ
ｌ合金膜をパターニングして第２層配線１８を形成す
る。その後、減圧ＣＶＤ法によるＴＥＯＳ膜２９を膜厚
約３００ｎｍ程堆積する。
ｌ合金膜をパターニングして第２層配線１８を形成す
る。その後、減圧ＣＶＤ法によるＴＥＯＳ膜２９を膜厚
約３００ｎｍ程堆積する。
【００１９】その後は、図面を省略するが、上記のＴＥ
ＯＳ膜２９と共に層間絶縁膜となる平坦化のためのＳＯ
Ｇ膜とＴＥＯＳ膜を形成し、コンタクトホールの開口お
よび上記と同様の疑似コンタクトホールの開口を形成
し、真空加熱によるＳＯＧ膜からの脱ガスをおこなった
後、Ａｌ合金膜を堆積し、このＡｌ合金膜のパターニン
グして第３層配線を形成する。この様な工程を採って多
層配線構造を形成するが、最上層の配線形成後はパッシ
ベーション膜形成等を行って半導体装置を作製する。
ＯＳ膜２９と共に層間絶縁膜となる平坦化のためのＳＯ
Ｇ膜とＴＥＯＳ膜を形成し、コンタクトホールの開口お
よび上記と同様の疑似コンタクトホールの開口を形成
し、真空加熱によるＳＯＧ膜からの脱ガスをおこなった
後、Ａｌ合金膜を堆積し、このＡｌ合金膜のパターニン
グして第３層配線を形成する。この様な工程を採って多
層配線構造を形成するが、最上層の配線形成後はパッシ
ベーション膜形成等を行って半導体装置を作製する。
【００２０】上述した半導体装置の製造方法によれば、
スパッタリング法によるＡｌ合金膜堆積直前に、真空加
熱によるＳＯＧ膜からの脱ガスを、コンタクトホールの
開口１６側壁やコンタクトホールの開口１６の近傍に形
成した疑似コンタクトホールの開口２７、２８側壁を通
して行い、その後にスパッタリング法によるＡｌ合金膜
堆積するので、このＡｌ合金膜堆積の約１００Ｐａのガ
ス圧力中で、しかも真空加熱時の温度以下でのスパッタ
リング時には、コンタクトホールの開口１６側壁に表出
しているＳＯＧ膜からの放出ガスはほとんどなく、従っ
てコンタクトホールの開口１６側壁部にＳＯＧ膜からの
放出ガスによるＡｌ合金膜の粗粒化や膜質変化がなく、
従って異常Ａｌ合金配線部は形成されない。
スパッタリング法によるＡｌ合金膜堆積直前に、真空加
熱によるＳＯＧ膜からの脱ガスを、コンタクトホールの
開口１６側壁やコンタクトホールの開口１６の近傍に形
成した疑似コンタクトホールの開口２７、２８側壁を通
して行い、その後にスパッタリング法によるＡｌ合金膜
堆積するので、このＡｌ合金膜堆積の約１００Ｐａのガ
ス圧力中で、しかも真空加熱時の温度以下でのスパッタ
リング時には、コンタクトホールの開口１６側壁に表出
しているＳＯＧ膜からの放出ガスはほとんどなく、従っ
てコンタクトホールの開口１６側壁部にＳＯＧ膜からの
放出ガスによるＡｌ合金膜の粗粒化や膜質変化がなく、
従って異常Ａｌ合金配線部は形成されない。
【００２１】実施例２ 本実施例は半導体装置およびその製造方法に本発明を適
用した例であり、これを図１を参照して説明する。ま
ず、図２（ａ）に示すように、半導体装置の構成素子等
が形成された半導体基板上のＢＰＳＧ等による層間絶縁
膜１１上に、第１層配線となる金属配線膜、例えば１％
Ｓｉを含むＡｌ合金膜をスパッタリング法により膜厚約
８００ｎｍ程堆積する。なお、このＡｌ合金膜を堆積す
る前に、膜厚約２０ｎｍのＴｉ膜と膜厚約７０ｎｍのＴ
ｉＮ膜とによるバリア膜を形成し、その後に上記のＡｌ
合金膜を堆積し、更にＡｌ合金膜上に上記同様のバリア
膜を形成した金属配線膜構成としてもよい。
用した例であり、これを図１を参照して説明する。ま
ず、図２（ａ）に示すように、半導体装置の構成素子等
が形成された半導体基板上のＢＰＳＧ等による層間絶縁
膜１１上に、第１層配線となる金属配線膜、例えば１％
Ｓｉを含むＡｌ合金膜をスパッタリング法により膜厚約
８００ｎｍ程堆積する。なお、このＡｌ合金膜を堆積す
る前に、膜厚約２０ｎｍのＴｉ膜と膜厚約７０ｎｍのＴ
ｉＮ膜とによるバリア膜を形成し、その後に上記のＡｌ
合金膜を堆積し、更にＡｌ合金膜上に上記同様のバリア
膜を形成した金属配線膜構成としてもよい。
【００２２】その後、このＡｌ合金膜をパターニングし
て、第１層配線１２およびコンタクトホール部１の後述
するコンタクトホールの開口１６の近傍で、第１層配線
１２と後述する第２層配線１８との形成領域外に、後述
する疑似コンタクトホールの開口２７、２８形成時のエ
ッチングストッパとする疑似第１層配線３１、３２を形
成する。なお、この疑似コンタクトホールの疑似第１層
配線３１、３２の平面形状は円形状とし、コンタクトホ
ール部１のコンタクトホールの開口１６近傍に複数個配
置してもよく、又コンタクトホールの開口１６近傍で、
第１層配線と後述する第２層配線形成領域以外の部分
に、コンタクトホールの開口１６を取り囲むような平面
形状で疑似第１層配線３１、３２を形成してもよい。
て、第１層配線１２およびコンタクトホール部１の後述
するコンタクトホールの開口１６の近傍で、第１層配線
１２と後述する第２層配線１８との形成領域外に、後述
する疑似コンタクトホールの開口２７、２８形成時のエ
ッチングストッパとする疑似第１層配線３１、３２を形
成する。なお、この疑似コンタクトホールの疑似第１層
配線３１、３２の平面形状は円形状とし、コンタクトホ
ール部１のコンタクトホールの開口１６近傍に複数個配
置してもよく、又コンタクトホールの開口１６近傍で、
第１層配線と後述する第２層配線形成領域以外の部分
に、コンタクトホールの開口１６を取り囲むような平面
形状で疑似第１層配線３１、３２を形成してもよい。
【００２３】次に、絶縁膜、例えば減圧ＣＶＤ法による
ＴＥＯＳ膜２１を膜厚約３００ｎｍ程堆積する。その
後、上層の配線を形成する層間絶縁膜の上面を平坦化す
るために、上記のＴＥＯＳ膜２１上にＳＯＧをスピンコ
ートし、４００〜４５０°Ｃ程度の温度で乾燥固化して
ＳＯＧ膜１４を形成する。なお、このＳＯＧ膜１４はＴ
ＥＯＳ膜２１表面の凹部を埋めて、凸部となっている下
層配線１２部では出来るだけ薄い状態で平坦化のできる
膜厚、例えば約５００ｎｍ程度の膜厚とする。更にその
後、ＳＯＧ膜１４上に減圧ＣＶＤ法によりＴＥＯＳ膜２
２を膜厚約３００ｎｍ程堆積する。
ＴＥＯＳ膜２１を膜厚約３００ｎｍ程堆積する。その
後、上層の配線を形成する層間絶縁膜の上面を平坦化す
るために、上記のＴＥＯＳ膜２１上にＳＯＧをスピンコ
ートし、４００〜４５０°Ｃ程度の温度で乾燥固化して
ＳＯＧ膜１４を形成する。なお、このＳＯＧ膜１４はＴ
ＥＯＳ膜２１表面の凹部を埋めて、凸部となっている下
層配線１２部では出来るだけ薄い状態で平坦化のできる
膜厚、例えば約５００ｎｍ程度の膜厚とする。更にその
後、ＳＯＧ膜１４上に減圧ＣＶＤ法によりＴＥＯＳ膜２
２を膜厚約３００ｎｍ程堆積する。
【００２４】次に、図２（ｂ）に示すように、フォトレ
ジスト２３を塗布し、下部配線である第１層配線１２と
上部に形成する後述する第２層配線１８とを接続するコ
ンタクトホール部１のフォトレジスト２３の開口２４、
および疑似第１層配線３１、３２上方にフォトレジスト
２３の開口２５、２６を形成するためのパターニングを
する。その後、このパターニングされたフォトレジスト
２３をマスクとして、コンタクトホール部１および疑似
コンタクトホール部２のＴＥＯＳ膜２２、ＳＯＧ膜１４
およびＴＥＯＳ膜２１をＲＩＥ法を用いてエッチング
し、コンタクトホールの開口１６および疑似コンタクト
ホールの開口２７、２８を形成する。なお、このコンタ
クトホールの開口１６や疑似コンタクトホールの開口２
７、２８形成時のエッチングにおいては、疑似第１層配
線があるために、実施例１のようにオーバーエッチング
をあまり気にしないでエッチングすることができる。こ
のエッチングにより、コンタクトホールの開口１６側壁
および疑似コンタクトホールの開口２７、２８側壁に
は、ＳＯＧ膜１４が表出した状態となる。
ジスト２３を塗布し、下部配線である第１層配線１２と
上部に形成する後述する第２層配線１８とを接続するコ
ンタクトホール部１のフォトレジスト２３の開口２４、
および疑似第１層配線３１、３２上方にフォトレジスト
２３の開口２５、２６を形成するためのパターニングを
する。その後、このパターニングされたフォトレジスト
２３をマスクとして、コンタクトホール部１および疑似
コンタクトホール部２のＴＥＯＳ膜２２、ＳＯＧ膜１４
およびＴＥＯＳ膜２１をＲＩＥ法を用いてエッチング
し、コンタクトホールの開口１６および疑似コンタクト
ホールの開口２７、２８を形成する。なお、このコンタ
クトホールの開口１６や疑似コンタクトホールの開口２
７、２８形成時のエッチングにおいては、疑似第１層配
線があるために、実施例１のようにオーバーエッチング
をあまり気にしないでエッチングすることができる。こ
のエッチングにより、コンタクトホールの開口１６側壁
および疑似コンタクトホールの開口２７、２８側壁に
は、ＳＯＧ膜１４が表出した状態となる。
【００２５】次に、フォトレジスト２３を除去し、上記
の半導体ウェハをスパッタ装置に入れ、実施例１と同様
の真空加熱によるＳＯＧ膜からの脱ガス処理する。その
後、スパッタ装置のスパッタチャンバ内で、後述する第
２層配線１８となる金属配線膜、例えば１％Ｓｉを含む
Ａｌ合金膜をスパッタリング法にて堆積する。なお、Ａ
ｌ合金膜を堆積した後、ＴＮ膜とＴｉＮ膜によるバリア
膜を堆積し、Ａｌ合金膜とバリア膜との構成で、後述す
る第２層配線１８としてもよい。
の半導体ウェハをスパッタ装置に入れ、実施例１と同様
の真空加熱によるＳＯＧ膜からの脱ガス処理する。その
後、スパッタ装置のスパッタチャンバ内で、後述する第
２層配線１８となる金属配線膜、例えば１％Ｓｉを含む
Ａｌ合金膜をスパッタリング法にて堆積する。なお、Ａ
ｌ合金膜を堆積した後、ＴＮ膜とＴｉＮ膜によるバリア
膜を堆積し、Ａｌ合金膜とバリア膜との構成で、後述す
る第２層配線１８としてもよい。
【００２６】次に、図２（ｃ）に示すように、上記のＡ
ｌ合金膜をパターニングして第２層配線１８および疑似
第２層配線３３、３４を形成する。なお、図示は省略す
るが、３層配線構造の時は、第２層配線１８と第３層配
線を接続するコンタクトホール部のコンタクトホールの
開口近傍で、第２層配線１８や第３層配線の形成領域外
にも疑似第２層配線を形成する。その後、減圧ＣＶＤ法
によるＴＥＯＳ膜を膜厚約３００ｎｍ程堆積する。
ｌ合金膜をパターニングして第２層配線１８および疑似
第２層配線３３、３４を形成する。なお、図示は省略す
るが、３層配線構造の時は、第２層配線１８と第３層配
線を接続するコンタクトホール部のコンタクトホールの
開口近傍で、第２層配線１８や第３層配線の形成領域外
にも疑似第２層配線を形成する。その後、減圧ＣＶＤ法
によるＴＥＯＳ膜を膜厚約３００ｎｍ程堆積する。
【００２７】その後は、図面を省略するが、上記のＴＥ
ＯＳ膜２９と共に層間絶縁膜となる平坦化のためのＳＯ
Ｇ膜とＴＥＯＳ膜を形成し、コンタクトホールの開口お
よび上記と同様の疑似コンタクトホールの開口を形成
し、真空加熱によるＳＯＧ膜からの脱ガスをおこなった
後、Ａｌ合金膜を堆積し、このＡｌ合金膜のパターニン
グして第３層配線を形成する。この様な工程を採って多
層配線構造を形成するが、最上層の配線形成後はパッシ
ベーション膜形成等を行って半導体装置を作製する。
ＯＳ膜２９と共に層間絶縁膜となる平坦化のためのＳＯ
Ｇ膜とＴＥＯＳ膜を形成し、コンタクトホールの開口お
よび上記と同様の疑似コンタクトホールの開口を形成
し、真空加熱によるＳＯＧ膜からの脱ガスをおこなった
後、Ａｌ合金膜を堆積し、このＡｌ合金膜のパターニン
グして第３層配線を形成する。この様な工程を採って多
層配線構造を形成するが、最上層の配線形成後はパッシ
ベーション膜形成等を行って半導体装置を作製する。
【００２８】上述した半導体装置の製造方法によれば、
実施例１と同様に、上層の配線となるＡｌ合金膜堆積
時、ＳＯＧ膜からの放出ガスはほとんどなく、従ってコ
ンタクトホールの開口１６側壁部にＳＯＧ膜からの放出
ガスによるＡｌ合金膜の粗粒化や膜質変化がなく、従っ
て異常Ａｌ合金配線部は形成されない。
実施例１と同様に、上層の配線となるＡｌ合金膜堆積
時、ＳＯＧ膜からの放出ガスはほとんどなく、従ってコ
ンタクトホールの開口１６側壁部にＳＯＧ膜からの放出
ガスによるＡｌ合金膜の粗粒化や膜質変化がなく、従っ
て異常Ａｌ合金配線部は形成されない。
【００２９】以上、本発明を２例の実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、ＳＯＧ膜の上下に配置した絶縁膜を減圧
ＣＶＤ法によるＴＥＯＳ膜として説明したが、ＣＶＤＳ
ｉＯ2 膜やプラズマＣＶＤ法によるＳｉＮ膜等を用いて
もよい。また、真空加熱によるＳＯＧ膜の脱ガス処理を
スパッタ装置内の脱ガスチャンバで行った後にスパッタ
チャンバで金属配線膜をスパッタリングするとして説明
したが、スパッタ装置のスパッタチャンバ内で真空加熱
の脱ガス処理を行った後に、同じチャンバで金属配線膜
のスパッタリングをしてもよく、スパッタ装置とは別個
の真空加熱装置を用いてＳＯＧ膜の脱ガスを行った後
に、スパッタ装置にて金属配線膜のスパッタリングを行
ってもよい。その他、本発明の技術的思想の範囲内で、
プロセス装置やプロセス条件は適宜変更が可能である。
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、ＳＯＧ膜の上下に配置した絶縁膜を減圧
ＣＶＤ法によるＴＥＯＳ膜として説明したが、ＣＶＤＳ
ｉＯ2 膜やプラズマＣＶＤ法によるＳｉＮ膜等を用いて
もよい。また、真空加熱によるＳＯＧ膜の脱ガス処理を
スパッタ装置内の脱ガスチャンバで行った後にスパッタ
チャンバで金属配線膜をスパッタリングするとして説明
したが、スパッタ装置のスパッタチャンバ内で真空加熱
の脱ガス処理を行った後に、同じチャンバで金属配線膜
のスパッタリングをしてもよく、スパッタ装置とは別個
の真空加熱装置を用いてＳＯＧ膜の脱ガスを行った後
に、スパッタ装置にて金属配線膜のスパッタリングを行
ってもよい。その他、本発明の技術的思想の範囲内で、
プロセス装置やプロセス条件は適宜変更が可能である。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置およびその製造方法は、製造工程増加やコ
ンタクトホールの微細化の阻害要因となる、ＳＯＧ膜か
らの放出ガス防止のコンタクトホールの開口側壁のサイ
ドウォール絶縁膜を形成せずに、コンタクト抵抗増加や
信頼性劣化のない、ＳＯＧ膜による平坦化技術を用いた
多層配線構成の半導体装置の作製が可能となる。
の半導体装置およびその製造方法は、製造工程増加やコ
ンタクトホールの微細化の阻害要因となる、ＳＯＧ膜か
らの放出ガス防止のコンタクトホールの開口側壁のサイ
ドウォール絶縁膜を形成せずに、コンタクト抵抗増加や
信頼性劣化のない、ＳＯＧ膜による平坦化技術を用いた
多層配線構成の半導体装置の作製が可能となる。
【図１】本発明を適用した実施例１の工程を工程順に説
明する、半導体装置の概略断面図で、（ａ）はＳＯＧ膜
上にＴＥＯＳ膜を形成した状態、（ｂ）はコンタクトホ
ールの開口および疑似コンタクトホールの開口を形成し
た状態、（ｃ）は第２層配線形成後にＴＥＯＳ膜を堆積
した状態である。
明する、半導体装置の概略断面図で、（ａ）はＳＯＧ膜
上にＴＥＯＳ膜を形成した状態、（ｂ）はコンタクトホ
ールの開口および疑似コンタクトホールの開口を形成し
た状態、（ｃ）は第２層配線形成後にＴＥＯＳ膜を堆積
した状態である。
【図２】本発明を適用した実施例２の工程を工程順に説
明する、半導体装置の概略断面図で、（ａ）はＳＯＧ膜
上にＴＥＯＳ膜を形成した状態、（ｂ）はコンタクトホ
ールの開口および疑似コンタクトホールの開口をを形成
した状態、（ｃ）は第２層配線および疑似第２層配線形
成後にＴＥＯＳ膜を堆積した状態である。
明する、半導体装置の概略断面図で、（ａ）はＳＯＧ膜
上にＴＥＯＳ膜を形成した状態、（ｂ）はコンタクトホ
ールの開口および疑似コンタクトホールの開口をを形成
した状態、（ｃ）は第２層配線および疑似第２層配線形
成後にＴＥＯＳ膜を堆積した状態である。
【図３】従来例の工程を工程順に説明する、半導体装置
の概略断面図で、（ａ）はＳＯＧ膜上にＴＥＯＳ膜を形
成した状態、（ｂ）はコンタクトホールの開口形成後に
ＣＶＤＳｉＯ2 膜を形成した状態、（ｃ）はコンタクト
ホールの開口側壁にサイドウォール絶縁膜としてのＣＶ
ＤＳｉＯ2 膜を形成した後、第２層配線を形成した状態
である。
の概略断面図で、（ａ）はＳＯＧ膜上にＴＥＯＳ膜を形
成した状態、（ｂ）はコンタクトホールの開口形成後に
ＣＶＤＳｉＯ2 膜を形成した状態、（ｃ）はコンタクト
ホールの開口側壁にサイドウォール絶縁膜としてのＣＶ
ＤＳｉＯ2 膜を形成した後、第２層配線を形成した状態
である。
【図４】サイドウォール絶縁膜としてのＣＶＤＳｉＯ2
膜を形成せずに第２層配線を形成した時、コンタクトホ
ールの開口側壁に発生する異常Ａｌ合金配線部を示す半
導体装置の概略断面図である。
膜を形成せずに第２層配線を形成した時、コンタクトホ
ールの開口側壁に発生する異常Ａｌ合金配線部を示す半
導体装置の概略断面図である。
１…コンタクトホール部、２…疑似コンタクトホール
部、１１…層間絶縁膜、１２…第１層配線、１３，１
５，１７…ＣＶＤＳｉＯ2 膜、１４…ＳＯＧ膜、１６…
開口、１８…第２層配線、１９…異常第２層配線部、２
１，２２，２９…ＴＥＯＳ膜、２３…フォトレジスト、
２４，２５，２６…開口、２７，２８…開口、３１，３
２…疑似第１層配線、３３，３４…疑似第２層配線
部、１１…層間絶縁膜、１２…第１層配線、１３，１
５，１７…ＣＶＤＳｉＯ2 膜、１４…ＳＯＧ膜、１６…
開口、１８…第２層配線、１９…異常第２層配線部、２
１，２２，２９…ＴＥＯＳ膜、２３…フォトレジスト、
２４，２５，２６…開口、２７，２８…開口、３１，３
２…疑似第１層配線、３３，３４…疑似第２層配線
Claims (4)
- 【請求項１】 ＳＯＧ膜による平坦化技術を用いる多層
配線構造の半導体装置において、 下層配線と上層配線とを接続するコンタクトホールの近
傍で、前記下層配線と前記上層配線とが形成されない領
域に複数個の疑似コンタクトホールを有することを特徴
とする半導体装置。 - 【請求項２】 前記疑似コンタクトホール形成領域に、
疑似下層配線を有することを特徴とする、請求項１に記
載の半導体装置。 - 【請求項３】 ＳＯＧ膜による平坦化技術を用いる多層
配線構造の半導体装置の製造方法において、 層間絶縁膜上に下層配線を形成する工程と、 前記層間絶縁膜上および前記下層配線上に絶縁膜を堆積
する工程と、 前記絶縁膜上にＳＯＧ膜を形成する工程と、 前記ＳＯＧ膜上に絶縁膜を堆積する工程と、 前記下層配線と上層に形成する配線とを接続するための
コンタクトホールおよび疑似コンタクトホールを形成す
る工程と、 真空加熱による前記ＳＯＧ膜の脱ガス処理工程と、 上層配線を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 前記層間絶縁膜上の前記下層配線形成時
に、前記疑似コンタクトホール形成領域に疑似下層配線
も同時に形成することを特徴とする、請求項３に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13705796A JPH09321044A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13705796A JPH09321044A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321044A true JPH09321044A (ja) | 1997-12-12 |
Family
ID=15189887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13705796A Pending JPH09321044A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321044A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7667332B2 (en) | 2004-11-05 | 2010-02-23 | Kabushiki Kaisha Toshiba | Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product |
| JP2014103311A (ja) * | 2012-11-21 | 2014-06-05 | Denso Corp | 半導体装置 |
-
1996
- 1996-05-30 JP JP13705796A patent/JPH09321044A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7667332B2 (en) | 2004-11-05 | 2010-02-23 | Kabushiki Kaisha Toshiba | Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product |
| US7996813B2 (en) | 2004-11-05 | 2011-08-09 | Kabushiki Kaisha Toshiba | Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program |
| JP2014103311A (ja) * | 2012-11-21 | 2014-06-05 | Denso Corp | 半導体装置 |
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