JP5676423B2

JP5676423B2 - アイソレータおよび半導体装置

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Publication number: JP5676423B2
Application number: JP2011279444A
Authority: JP
Inventors: 李　相錫; 相錫李; 健一諸熊; 西川　和康; 和康西川; 大路　浩; 浩大路
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-12-21
Filing date: 2011-12-21
Publication date: 2015-02-25
Anticipated expiration: 2031-12-21
Also published as: JP2013131597A

Description

本発明はアイソレータおよび半導体装置に関し、特に、２つの回路間において信号を伝送するアイソレータであって、マイクロマシニング技術を用いて形成されるアイソレータと、そのアイソレータを適用した半導体装置とに関するものである。

近年、マイクロマシニングまたはＭＥＭＳ（Micro-Electro-Mechanical-Systems）技術を用いた３次元デバイスが注目されている。本技術では、高アスペクトの３次元構造、中空構造、可変構造などを容易に製造することが可能とされる。このため、安価なシリコン基板上に、低コストで高機能かつ高性能なセンサー、アクチュエータ、バイオメディカルデバイス、光デバイス、高周波デバイス、流体デバイスなどの様々な斬新なデバイスが提案され、実現されつつある。

また、近年では幅広い産業分野で応用されているパワーデバイスにおいて、さらに電力損失が少ないパワーデバイスの研究開発が盛んに行っており、省エネルギーに貢献しつつある。その低損失で高機能なパワーデバイスを実現するため、デバイスの設計、構造、材料、製造工程の多方面からＭＥＭＳ技術の応用が期待されている。特に、高電圧に対して耐電圧性が要求されるアイソレーターでは、ＭＥＭＳ技術の応用による高周波ＭＥＭＳデバイスの研究開発結果は有用であり、その結果を応用してアイソレーターの高性能化を図ることが大きく期待されている。また、そのアイソレーターを有するパワーモジュールは、発電送電、汎用インバーター、家電、エレベーター、車両などパワーエレトロニクスの使用分野に幅広く応用することが可能であり、地球環境の保護にもつながると期待されている。

上述したアイソレーターは、駆動電圧が異なる２つの回路が直流電流でつながらないように電気的に分離する機能を有する。アイソレータでは、２つの回路の間で信号を伝送させるために、インダクタを用いたトランスフォーマ、キャパシタなどが適用される。アイソレーターをパワーモジュールに応用する際には、モータなどを駆動する際に瞬間的に発生し、回路にノイズとして印加される高電圧電流による絶縁破壊に備える必要がある。そのため、アイソレーターは、２つの回路の間に厚い絶縁膜を設ける構造を有する。

しかし、絶縁膜を厚く形成することによってその膜応力が大きくなり、基板が反ってしまうことが問題になる。膜応力を小さくするため、または、膜応力をなくすため、様々な成膜方法および構造が提案されている。

たとえば、特許文献１では、膜厚の厚い層間絶縁膜を形成する際に生じる基板の反りによる変形を抑制することができる半導体装置とその製造方法（以下、「第１従来例」と記す。）が提案されている。

第１従来例に係る膜厚の厚い絶縁膜の形成方法では、対向するコイルからなるトランスフォーマの間の絶縁膜を形成する際に、圧縮応力を有する絶縁膜と引張応力を有する絶縁膜とを交互に成膜して複数の積層膜からなる厚い絶縁膜を形成することによって、絶縁膜の正味の膜応力を小さくしている。

また、第１従来例では、各絶縁膜（積層膜）に絶縁膜を貫通するヴィアホールを設け、そのヴィアホールを埋め込むことによって、絶縁膜の膜応力をさらに低減する構造が提案されている。各絶縁膜にヴィアを形成した後では、次の積層に備えるために、ＣＭＰ（Chemical Mechanical Polishing）などを用いて各絶縁膜の表面を平坦化する処理が施されることになる。

特許文献２でも、トランスフォーマを用いるアイソレーターの製造方法（以下、「第２従来例」と記す。）について提案されている。第２従来例に係るトランスフォーマの製造方法では、熱剥離シートを利用して、コイルを貼り合わせる方法が用いられている。

特開２０１０−８０７７４号公報特開２００９−７６４８３号公報

第１従来例および第２従来例では、次のような問題があった。第１従来例および第２従来例では、半導体基板の表面上に、第１コイル（第１インダクタ）と第２コイル（第２インダクタ）とを絶縁膜を介在させて縦方向（高さ方向）に間隔を隔てて対向するように積層させた構造を有している。このため、対向する第１インダクタの端子と第２インダクタの端子とを、半導体装置のウェハプロセスを適用して、すべて同一平面に配置させて集積化を図ることが容易でないという問題があった。

この他に、第１従来例および第２従来例では、以下のような問題があった。第１従来例では、対向するコイルからなるトランスフォーマの間に厚い絶縁膜を形成する際に、圧縮応力を有する絶縁膜と引張応力を有する絶縁膜とを交互に成膜することによって、厚い絶縁膜の正味の応力を小さくしている。また、高電圧に対する耐電圧性を持たせるため、緻密な絶縁膜を成膜しなければならない。そのため、絶縁膜を形成するのに要する時間が非常に長くなる問題があった。

また、圧縮応力を有する絶縁膜と引張応力を有する絶縁膜とを交互に成膜する際には、時間を空けず交互に成膜する必要がある。このため、長時間にわたり成膜装置を占有することになり、スループットが悪くなるという問題もあった。

さらに、第１従来例では、圧縮応力を有する絶縁膜および引張応力を有する絶縁膜のそれぞれの膜応力をさらに低減させるため、それぞれの絶縁膜にヴィアホール（貫通穴）を設けて、そのヴィアホールが埋め込まれた構造を有している。このため、そのような構造を形成するための、パターニング工程、エッチング工程、ヴィアを埋め込むための成膜工程、ＣＭＰによる研磨工程等の付加的な工程が必要になって、絶縁膜を形成する工程がさらに複雑で時間を要することになる。その結果、コストがさらにアップしたり、スループットがさらに低下する問題があった。

また、圧縮応力を有する絶縁膜および引張応力を有する絶縁膜のそれぞれにヴィアホールを形成し、そのヴィアホールを埋め込むために、絶縁膜を連続的に成膜することができない。このため、圧縮応力を有する絶縁膜と引張応力を有する絶縁膜との間に、ヴィアを形成する工程と研磨工程の際に発生するおそれがある汚染物や異物が残留することがある。また、絶縁膜上における局所的でミクロなダメージによって、絶縁膜と絶縁膜との間に欠陥が生じるおそれがある。その結果、応力が互いに異なる絶縁膜間の密着性が悪くなって、絶縁膜が剥離するおそれが生じる問題があった。

また、絶縁膜と絶縁膜との間に汚染物や異物が残留したり欠陥が生じると、密着性に問題が発生しないような場合であっても、高電圧が印加されると、絶縁膜と絶縁膜との間に存在する不連続な界面に電荷が溜まりやすくなる。このため、溜まった電荷によって部分放電が発生したり、絶縁性が劣化する問題があった。さらに、不連続な界面に沿って高電界が発生する沿面放電が発生するおそれがあり、絶縁破壊が生じる問題点もあった。

第２従来例では、トランスフォーマの製造に、熱剥離シートを利用し、貼り合わせ法が適用される。このため、熱剥離シートを貼るための装置や、基板を貼り合せるための装置が別途必要とされて、コストがアップするおそれがあった。

また、熱剥離シートについては、これを基板と均一な密着性を保ちながら貼る必要があり、コイルがそれぞれ形成された２つの基板と厚い誘電体材料とを貼り合わせる際には、設計どおりの特性を得るために貼り合わせの精度と密着力を確保する必要がある。このため、高度な作製技術や専用の装置が必要になり、厚い絶縁膜を成膜する作製方法と比べて、スループットを向上することができるかどうかは不明である。

また、プラズマ処理により絶縁膜とコイルとの密着性を向上させることで、部分放電や沿面放電の発生はある程度抑えられるとはいえ、貼り合わせ法を用いる構造になるため、界面はなくならない。このため、高電圧が印加された場合には、部分放電や沿面放電が発生するおそれが依然として残っている問題があった。

さらに、基板の上に形成されたコイルにおいて、基板側を介した犠牲容量により、誘電損失が発生し、信号伝達の特性が悪くなる問題があった。

本発明は、上記諸問題を解決するためになされたものであり、その主たる目的は、集積化を容易に図ることができるアイソレータを提供することであり、他の目的は、そのようなアイソレータを適用した半導体装置を提供することである。

本発明に係るアイソレータは、主表面を有する半導体基板を含む基板部と、第１インダクタと、第２インダクタと、単層の絶縁膜とを備えている。第１インダクタは、基板部に形成され、第１端子および所定の高さの第１インダクタ本体を含む。第２インダクタは、基板部に形成され、第２端子および所定の高さと同じ高さの第２インダクタ本体を含む。単層の絶縁膜は、第１端子および第２端子を露出させる態様で、第１インダクタおよび第２インダクタを、少なくとも上方および側方から一体的に覆うように形成されている。第１インダクタおよび第２インダクタは、いずれも基板部における所定の面に配置されて互いに対向する。第１端子は、第１インダクタ本体の下端から延在するように配置されている。第２端子は、第２インダクタ本体の下端から延在するように配置されている。
また、第１インダクタおよび第２インダクタのそれぞれは、基板部の上に形成された第１金属層と、第１金属層の上に形成され、第１金属層に電気的に接続された第２金属層と、第２金属層の上に形成され、第２金属層に電気的に接続された第３金属層とを含んでいる。第１インダクタにおける第１金属層、第２金属層および第３金属層と、第２インダクタにおける第１金属層、第２金属層および第３金属層とは、互いに対向するコイル形状に形成されている。

本発明に係る半導体装置は、上記アイソレータを備えた半導体装置であって、基板部に送信回路部および受信回路部をさらに備えている。送信回路部は第１端子に電気的に接続され、受信回路部は第２端子に電気的に接続されている。

本発明に係るアイソレータによれば、集積化を容易に図ることができる他、部分放電と沿面放電とを確実に抑制することができる。

本発明に係る半導体装置によれば、集積化を容易に図ることができる他、部分放電と沿面放電とを確実に抑制することができ、また、スループットを上げることができる。

本発明の実施の形態１に係るアイソレータの構造を示す斜視図である。同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。同実施の形態において、図１に示すアイソレータの製造方法を説明するための一工程を示す断面図である。同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図８に示す工程の後に行われる工程を示す斜視図である。同実施の形態において、図９に示す断面線Ｘ−Ｘにおける断面図である。同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。同実施の形態において、第１メタル層および第３メタル層のサイズを説明するための斜視図である。同実施の形態において、第２メタル層のサイズを説明するための斜視図である。本発明の実施の形態２に係るアイソレータの構造を示す斜視図である。同実施の形態において、図１５に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。同実施の形態において、図１５に示すアイソレータの製造方法を説明するための一工程を示す断面図である。同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１８に示す工程の後に行われる工程を示す斜視図である。同実施の形態において、図１９に示す断面線ＸＸ−ＸＸにおける断面図である。同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、変形例に係るアイソレータを示す斜視図である。同実施の形態において、図２２に示す断面線ＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。同実施の形態において、他の変形例に係るアイソレータを示す斜視図である。同実施の形態において、図２４に示すアイソレータの回路を示す図である。同実施の形態において、さらに他の変形例に係るアイソレータの回路を示す図である。本発明の実施の形態３に係る、アイソレータを備えた半導体装置を示す平面図である。

実施の形態１
本発明の実施の形態１に係るアイソレータとその製造方法について説明する。実施の形態１に係るアイソレータでは、実質的にそれぞれ同じ高さを有する第１インダクタと第２インダクタが、半導体基板を含む基板部における所定の面（同一面）に、互いに対向するように配置されている。

図１および図２に示すように、アイソレータ２０では、半導体基板１の主表面に接触するように酸化膜２が形成されている。第１インダクタ７と第２インダクタ８とは、その酸化膜２の表面（所定の面）に接触する態様で、互いに対向するように配置されている。第１インダクタ７は、第１メタル層３ａ、第２メタル層５ａ、第３メタル層６ａおよび端子３ｂを有し、第１メタル層３ａ、第２メタル層５ａおよび第３メタル層６ａによって第１インダクタ本体７ａが形成されている。端子３ｂは、第１インダクタ本体７ａの下端から延在するように酸化膜２の表面に形成されている。

第２インダクタ８は、第１メタル層３ｃ、第２メタル層５ｂ、第３メタル層６ｂおよび端子３ｄを有し、第１メタル層３ｃ、第２メタル層５ｂおよび第３メタル層６ｂによって第２インダクタ本体８ａが形成されている。端子３ｄは、第２インダクタ本体８ａの下端から延在するように酸化膜２の表面に形成されている。その端子３ｂおよび端子３ｄのそれぞれの端部を露出させる態様で、第１インダクタ７および第２インダクタ８を、上方と側方とから一体的に覆うように、単層の絶縁膜１０が形成されている。

上述したアイソレータ２０では、実質的にそれぞれ同じ高さを有する第１インダクタ７と第２インダクタ８が、半導体基板１を含む基板部３０における所定の領域の同一面に互いに対向するように配置されていることで、後述するように、アイソレータの集積化等を図ることができる。

次に、上述したアイソレータの製造方法について説明する。図３に示すように、シリコン等の半導体基板１の主表面に接触するように、２つのインダクタを互いに電気的に絶縁するための絶縁膜として、たとえば、酸化膜２が形成される。次に、酸化膜２の表面に接触するように、たとえば、スパッタ法等によって、アルミニウム（Ａｌ）、銅（Ｃｕ）、または、金（Ａｕ）等のメタル層（図示せず）が形成される。

次に、そのメタル層に対して、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図４に示すように、第１インダクタが形成される領域には、第１メタル層３ａと端子３ｂが形成される。また、第２インダクタが形成される領域には、第１メタル層３ｃと端子３ｄ（図１参照）が形成される。

次に、第１メタル層３ａ，３ｃおよび端子３ｂ，３ｄを覆うように、所定の厚さの犠牲層４（図５参照）が形成される。次に、その犠牲層に対して、半導体装置の製造工程において用いられている一般的なエッチング処理を施すことによって、図５に示すように、第１インダクタが形成される領域には、第１メタル層３ａを露出する開口部４ａが形成される。また、第２インダクタが形成される領域には、第１メタル層３ｃを露出する開口部４ｂが形成される。

次に、たとえば、メッキ法により、第１メタル層３ａ，３ｂ等と同じ材料からなる第２メタル層が形成される。図６に示すように、第１インダクタが形成される領域には、開口部４ａを充填するように、第１メタル層３ａに接触する第２メタル層５ａが形成される。また、第２インダクタが形成される領域には、開口部４ｂを充填するように、第１メタル層３ｂに接触する第２メタル層５ｂが形成される。

次に、図７に示すように、スパッタ法等によって、第２メタル層５ａ，５ｂと同じ材料からなる第３メタル層となるメタル層６が形成される。次に、そのメタル層６に対して、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図８に示すように、第１インダクタが形成される領域には、第２メタル層５ａに電気的に接続される第３メタル層６ａが形成される。また、第２インダクタが形成される領域には、第２メタル層５ｂに電気的に接続される第３メタル層６ｂが形成される。

次に、所定のエッチング処理を施すことによって、犠牲層４が除去される。犠牲層４が除去されることによって、図９および図１０に示すように、第１メタル層３ａ、第２メタル層５ａ、第３メタル層６ａおよび端子３ｂから形成された第１インダクタ７が露出するとともに、第１メタル層３ｃ、第２メタル層５ｂ、第３メタル層６ｂおよび端子３ｄから形成された第２インダクタ８が露出する。

第１インダクタ７および第２インダクタ８では、第１メタル層３ａ，３ｃ、第２メタル層５ａ，５ｂおよび第３メタル層６ａ，６ｂのそれぞれの厚さ、第１インダクタ７および第２インダクタ８のそれぞれの長さ、線幅、線路間隔等の寸法は、インダクタンスやＱ値等の設計値によって決定される。また、第１インダクタ７と第２インダクタ８との間隔は、後述する絶縁膜１０の材料の耐電圧性能によって最適化される。

ここで、第１インダクタ７および第２インダクタ８のサイズ（寸法）の一例について説明する。図１３に示すように、第１メタル層３ａ，３ｃの線路の長さを長さＸ１、線路の幅を幅Ｙ１、線路の高さを高さＴ１とし、第３メタル層６ａ，６ｂの線路の長さを長さＸ３、線路の幅を幅Ｙ３、線路の高さを高さＴ３とする。また、図１４に示すように、第２メタル層５ａ，５ｂの線路の断面における一辺の幅（長さ）を幅Ｘ２、他辺の幅（長さ）を幅Ｙ２とし、線路の長さを長さＴ２とする。

そうすると、たとえば、第１メタル層３ａ，３ｃについて、長さＸ１が５０μｍ、幅Ｙ１が２０μｍ、高さＴ１が５μｍであり、第２メタル層５ａ、５ｂについて、幅Ｘ２が５μｍ、幅Ｙ２が２０μｍ、長さＴ２が１００μｍであり、第３メタル層６ａ，６ｂについて、長さＸ３が５０μｍ、幅Ｙ３が２０μｍ、高さＴ３が５μｍである場合を想定すると、１ループにおけるインダクタンスは、約０．１ｎＨとなる。総インダクタンスは、そのループの巻き数によって決定される。

次に、図１１に示すように、たとえば、感光性のポリイミド（polyimide）等の樹脂からなる単層の絶縁膜１０が、第１インダクタ７および第２インダクタ８を覆うように塗布される。次に、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図１または図２に示すように、第１インダクタ７の端子３ｂおよび第２インダクタ８の端子３ｄの端部を露出する態様で、第１インダクタ７と第２インダクタ８の全体を一体的に覆うように、単層の絶縁膜１０が形成される。絶縁膜１０のサイズ（幅および高さ）は、必要な耐電圧値により最適化される。

ここで、図１２に示すように、第１インダクタ７の第３メタル層６ａまたは第２インダクタ８の第３メタル層６ｂから絶縁膜１０の上面までの距離を距離Ｄ１とし、第１インダクタ７の第２メタル層５ａまたは第２インダクタ８の第２メタル層５ｂから絶縁膜１０の側面までの距離を距離Ｄ２とする。そうすると、１ｋＶ以上の耐電圧が必要な場合には、距離Ｄ１および距離Ｄ２が少なくとも１０μｍになるように、絶縁膜１０を塗布してパターニングすることが望ましい。

また、絶縁膜１０のサイズに対応させて、第１インダクタ本体７ａの下端から延在する端子３ｂの長さと、第２インダクタ本体８ａの下端から延在する端子３ｄの長さは、それぞれ少なくとも１０μｍ以上とし、絶縁膜１０から端子３ｂの端部と端子３ｄの端部とがそれぞれ露出するように、適宜調整することが望ましい。

なお、絶縁膜１０として感光性のポリイミドなどの樹脂を用いて塗布する際には、気泡などによるボイドが発生しないように、ノズルを用い、たとえば、秒速１ｍｍ程度の低速で塗布し、１００℃以上の温度のもとで熱処理を行うことによって樹脂を固めることが望ましい。こうして、第１インダクタ７と第２インダクタ８を備えたアイソレータ２０の主要部分が完成する。

上述したアイソレータ２０は、従来のアイソレータと比べて、以下のような効果が得られる。まず、第１従来例（特許文献１）および第２従来例（特許文献２）では、半導体基板の表面上に、第１コイル（第１インダクタ）と第２コイル（第２インダクタ）とを絶縁膜を介在させて縦方向（高さ方向）に対向するように積層させた構造を有している。このため、対向する第１インダクタの端子と第２インダクタの端子とを、半導体装置のウェハプロセスを適用して、すべて同一平面に配置させて集積化を図ることは容易でない。

これに対して、上述したアイソレータ２０では、実質的にそれぞれ同じ高さを有する第１インダクタ７と第２インダクタ８とが、半導体基板１の主表面に形成された酸化膜２の表面（所定の面）に接触する態様で、互いに対向するように配置されて、第１インダクタ７の端子３ｂと第２インダクタ８の端子３ｄとがその同一面に形成されている。これにより、半導体基板１の主表面に形成される送信回路および受信回路との集積化を容易に図ることができる。

また、端子３ｂ，３ｄの端部を露出させる態様で、第１インダクタ７と第２インダクタ８とが、単層の絶縁膜１０によって一体的に覆われている。これにより、絶縁膜１０中には界面が存在せず、また、第１インダクタ７または第２インダクタ８から絶縁膜１０の外側の大気（空気）までの距離を、絶縁膜１０の塗布の厚みやパターニング寸法を調整することによって十分に確保することができる。その結果、部分放電と沿面放電とを確実に抑制することができる。

さらに、第１インダクタ７と第２インダクタ８とを覆う絶縁膜として、単層の絶縁膜１０を形成することで、複数の絶縁膜を積層する場合に比べて、スループットを上げることができる。

なお、上述したアイソレータ２０では、第１インダクタ７および第２インダクタ８を覆う絶縁膜１０として、感光性のポリイミドを例に挙げて説明したが、単層で厚い膜厚を成膜することができ、エッチングなどの半導体装置の製造工程によりパターニング可能な材料であれば、ポリイミドに限られず、たとえば、シリコーン（silicone）樹脂を適用してもよい。

さらに、絶縁膜１０の上に、絶縁膜１０とは種類が異なる樹脂を保護膜として単層で形成してもよい。たとえば、絶縁膜１０として感光性のポリイミドを適用し、その絶縁膜１０の上に、保護膜としてシリコーン樹脂を単層で形成してもよい。

実施の形態２
本発明の実施の形態２に係るアイソレータとその製造方法について説明する。実施の形態２に係るアイソレータでは、第１インダクタと第２インダクタとが配置される半導体基板の領域に凹部が形成されて、第１インダクタと第２インダクタを覆う絶縁膜は、その凹部も充填するように形成されている。

図１５および図１６に示すように、アイソレータ２０では、第１インダクタ７と第２インダクタ８とが配置される半導体基板１の領域に凹部１ａが形成されている。第１インダクタ７および第２インダクタ８は、凹部１ａの底面から距離を隔てられて、凹部１ａが形成される前の半導体基板１の主表面が位置していた仮想の面（所定の面）１２に配置されている。第１インダクタ７の端子３ｂは、第１インダクタ本体７ａの下端から仮想の面１２に沿って延在している。第２インダクタ８の端子３ｄは、第２インダクタ本体８ａの下端から仮想の面１２に沿って延在している。

その端子３ｂ，３ｄの端部を露出させる態様で、第１インダクタ７および第２インダクタ８を覆うとともに、凹部１ａを充填するように、単層の絶縁膜１０が形成されている。すなわち、このアイソレータ２０では、端子３ｂ，３ｄの端部を露出させる態様で、第１インダクタ７および第２インダクタ８を、上方、側方および下方から一体的に包囲するように、単層の絶縁膜１０が形成されている。なお、これ以外に構成については、図１および図２に示すアイソレータと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。

次に、上述したアイソレータの製造方法について説明する。前述した図３に示す工程の後、図１７に示すように、半導体装置の製造工程において用いられている一般的なエッチング処理を施して、第１インダクタおよび第２インダクタが形成される所定の領域に位置する酸化膜２の部分を除去し、開口部２ａを形成することによって、半導体基板１の表面を露出させる。

次に、前述した図４から図１０に示す工程と同様の工程を経て、図１８に示すように、第１メタル層３ａ、第２メタル層５ａ、第３メタル層６ａおよび端子３ｂから形成された第１インダクタ７が露出するとともに、第１メタル層３ｃ、第２メタル層５ｂ、第３メタル層６ｂおよび端子３ｄから形成された第２インダクタ８が露出する。この時点で、第１インダクタ７と第２インダクタ８とは、半導体基板１の主表面に接触するように位置している。

次に、残されている酸化膜２をマスクとして、たとえば、水酸化テトラメチルアンモニウムなどのウェットエッチャントを用いて、露出している半導体基板１の主表面にウェットエッチングを行うことにより、図１９および図２０に示すように、第１インダクタ７および第２インダクタ８の直下に位置する半導体基板１の部分が除去されて、凹部１ａが形成される。この凹部１ａの深さとしては、第１インダクタ７と第２インダクタ８との間の、半導体基板１を介した犠牲容量による誘電損失を低減させる観点から、深い方が望ましく、たとえば、１０μｍ以上が望ましい。

次に、図２１に示すように、感光性のポリイミド等の樹脂からなる単層の絶縁膜１０が、凹部１ａを充填するとともに、第１インダクタ７および第２インダクタ８を覆うように塗布される。次に、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図１５または図１６に示すように、第１インダクタ７の端子３ｂの端部と第２インダクタ８の端子３ｄの端部とを露出させる態様で、第１インダクタ７および第２インダクタ８を、上方、側方および下方とから一体的に包囲するように、単層の絶縁膜１０が形成される。こうして、アイソレータの主要部分が完成する。

上述したアイソレータでは、第１インダクタ７および第２インダクタ８の直下に位置する半導体基板１の部分に凹部１ａが形成されているものの、第１インダクタ７および第２インダクタ８は、凹部１ａが形成される前の半導体基板１の主表面が位置していた仮想の面（所定の面）１２（図１６参照）に、互いに対向するように配置されている。第１インダクタ７の端子３ｂは、第１インダクタ本体７ａの下端から仮想の面１２に沿って延在するように形成されている。第２インダクタ８の端子３ｄは、第２インダクタ本体８ａの下端から仮想の面１２に沿って延在するように形成されている。これにより、半導体基板１の主表面に形成される送信回路および受信回路との集積化を容易に図ることができる。

そして、第１インダクタ７および第２インダクタ８の直下に位置する半導体基板１の部分に凹部１ａが形成されて、その凹部１ａに絶縁膜１０が充填されていることで、第１インダクタ７と第２インダクタ８との間の、半導体基板１を介した犠牲容量による誘電損失を低減させることができる。

また、端子３ｂ，３ｄの端部を露出させる態様で、第１インダクタ７および第２インダクタ８とが、単層の絶縁膜１０によって一体的に包囲されている。これにより、絶縁膜１０中には界面が存在せず、また、第１インダクタ７または第２インダクタ８から絶縁膜１０の外側の大気（空気）までの距離を、絶縁膜１０の塗布の厚みやパターニング寸法を調整することによって十分に確保することができる。その結果、部分放電と沿面放電とを、より確実に抑制することができる。

なお、実施の形態１に係るアイソレータ２０では、第１インダクタ７と第２インダクタ８とを、単層の絶縁膜１０によって一体的に覆う場合について説明し、実施の形態２に係るアイソレータ２０では、第１インダクタ７と第２インダクタ８とを、単層の絶縁膜１０によって一体的に包囲する場合について説明した。アイソレータとしては、たとえば、図２２に示すように、単層の絶縁膜１０の上面に、第１インダクタ７の端子３ｂおよび第２インダクタ８の端子３ｄとは電気的に接続されていないメタル層１１を形成してもよい。メタル層１１を接地電位に固定することで、周囲の回路およびアイソレータが使用される環境からのノイズをシールドすることができる。

このようなメタル層１１は、以下のようにして形成される。まず、絶縁膜１０が形成された後、パターニングを行う前に、たとえば、スパッタ法等によって、アルミニウム（Ａｌ）、銅（Ｃｕ）、または、金（Ａｕ）等のメタル層が形成される。次に、そのメタル層に対して、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、第１インダクタおよび第２インダクタを覆う所定の形状にパターニングされる。次に、パターニングされたメタル層をマスクとして、絶縁膜１０をパターニングすることによって、図２２および図２３に示される構造が形成される。

この方法では、メタル層をパターニングする工程が増えるものの、絶縁膜１０は、パターニングされたメタル層１１をマスクとしてパターニングされるため、写真製版用のマスクを追加することなく形成することができる。

また、上述した各実施の形態では、第１インダクタ７と第２インダクタ８との２つのインダクタを互いに対向させた構造を例に挙げて説明した。対向させるインダクタとしては、２つに限られず、３つ以上のインダクタを互いに対向させてもよい。たとえば、図１５に示すアイソレータ２０の第２インダクタ８について、図２４に示すように、第２インダクタ８の端子３ｄと端子３ｄとの間に、端子３ｄをさらに形成することによって、第２インダクタ８を２つのインダクタから構成されるようにしてもよい。図２５に、このアイソレータの回路図を示す。

このアイソレータ２０では、３つのインダクタが対向することになる。この場合、２つの端子３ｂを有する第１インダクタ７に入力された信号は、３つの端子３ｄを有する２つの第２インダクタ８へ出力されることになり、複数の信号を出力させることができる。なお、このアイソレータでは、２つの第２インダクタ８が電気的に繋がっており、差動信号を得ることになる。

また、インダクタとしては、電気的に繋がった２つの第２インダクタ８の他に、図２６に示すように、電気的に分離された第２インダクタ８と第３インダクタ９にしてもよい。この場合には、第１インダクタ７へ入力された信号が、一方の第２インダクタ８と他方の第３インダクタ９とに分岐されることになる。

実施の形態３
ここでは、実施の形態１または実施の形態２において説明したアイソレータを適用した半導体装置の一例について説明する。

図２７に示すように、主表面を有する半導体基板１を含む基板部３０における所定の領域に、送信回路部３１と受信回路部３２がそれぞれ形成されている。その送信回路部３１と受信回路部３２とによって挟まれた基板部３０の領域に、アイソレータ２０が配置されている。

送信回路部３１は、アイソレータ２０の第１インダクタ７（図１等参照）の端子３ｂに電気的に接続されている。受信回路部３２は、第２インダクタ８（図１等参照）の端子３ｄに電気的に接続されている。

上述した半導体装置のアイソレータでは、実質的にそれぞれ同じ高さを有する第１インダクタと第２インダクタが、半導体基板１を含む基板部３０における所定の面（同一面）に、互いに対向するように配置されて、第１インダクタ７の端子３ｂと第２インダクタ８の端子３ｄとが、その所定の面に沿って延在するように形成されている。

これにより、すでに説明したように、半導体基板１の表面における所定の領域にあらかじめ形成された送信回路部３１および受信回路部３２とアイソレータ２０との電気的な接続を容易に行うことができ、半導体装置の集積化を図ることができる。集積化を図ることで、アイソレータ２０、送信回路部３１および受信回路部３２を含む半導体装置を一つのチップで形成することが可能になり、コストを低く抑えて高性能な半導体装置を得ることができる。

さらに、その絶縁膜１０を覆うようにメタル層１１（図２２参照）を形成することで、周囲の回路およびアイソレータが使用される環境からのノイズをシールドすることができる。また、第１インダクタ７と第２インダクタ８とを覆う絶縁膜として、単層の絶縁膜１０を形成することで、複数の絶縁膜を積層する場合に比べて、スループットを上げることができる。

今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明は、電気的に分離された２つの回路間で信号を伝達する技術分野に有効に利用される。

１半導体基板、１ａ凹部、２酸化膜、２ａ開口部、３ａ第１メタル層、３ｂ端子、３ｃ第１メタル層、３ｄ端子、４犠牲膜、４ａ開口部、５ａ第２メタル層、５ｂ第２メタル層、６第３メタル層となる層、６ａ第３メタル層、６ｂ第３メタル層、７第１インダクタ、７ａ第１インダクタ本体、８第２インダクタ、８ａ第２インダクタ本体、９第３インダクタ、１０絶縁膜、１１メタル層、１２仮想の面、２０アイソレータ、３０基板部、３１送信回路部、３２受信回路部。

Claims

主表面を有する半導体基板を含む基板部と、
前記基板部に形成され、第１端子および所定の高さの第１インダクタ本体を含む第１インダクタと、
前記基板部に形成され、第２端子および前記所定の高さと同じ高さの第２インダクタ本体を含む第２インダクタと、
前記第１端子および前記第２端子を露出させる態様で、前記第１インダクタおよび前記第２インダクタを、少なくとも上方および側方から一体的に覆うように形成された単層の絶縁膜と
を備え、
前記第１インダクタおよび前記第２インダクタは、いずれも前記基板部における所定の面に配置されて互いに対向し、
前記第１端子は、前記第１インダクタ本体の下端から延在するように配置され、
前記第２端子は、前記第２インダクタ本体の下端から延在するように配置され、
前記第１インダクタおよび前記第２インダクタのそれぞれは、
前記基板部の上に形成された第１金属層と、
前記第１金属層の上に形成され、前記第１金属層に電気的に接続された第２金属層と、
前記第２金属層の上に形成され、前記第２金属層に電気的に接続された第３金属層と
を含み、
前記第１インダクタにおける前記第１金属層、前記第２金属層および前記第３金属層と、前記第２インダクタにおける前記第１金属層、前記第２金属層および前記第３金属層とは、互いに対向するコイル形状に形成された、アイソレータ。
前記第１インダクタおよび前記第２インダクタが配置されている領域に位置する前記基板部の部分には、所定の深さを有する凹部が形成され、
前記絶縁膜は前記凹部に充填されて、前記絶縁膜は、前記上方および前記側方に加えて、前記第１インダクタおよび前記第２インダクタの下方から、前記第１インダクタおよび前記第２インダクタを一体的に包囲するように形成された、請求項１記載のアイソレータ。
前記絶縁膜を覆うように形成され、前記第１端子および前記第２端子とは電気的に接続されていないメタル層を備えた、請求項１または２に記載のアイソレータ。
前記メタル層は接地電位に固定された、請求項３記載のアイソレータ。
前記第１インダクタおよび前記第２インダクタの少なくとも一方のインダクタは、一のインダクタと他のインダクタの少なくとも２つのインダクタを含む、請求項１〜４のいずれかに記載のアイソレータ。
請求項１〜５のいずれかに記載のアイソレータを備えた半導体装置であって、
前記アイソレータが形成された前記基板部におけるそれぞれ所定の領域に形成された送信回路部および受信回路部を備え、
前記送信回路部は前記第１端子に電気的に接続され、前記受信回路部は前記第２端子に電気的に接続された、半導体装置。