TWI603505B - 封裝基板 - Google Patents

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TWI603505B
TWI603505B TW104111080A TW104111080A TWI603505B TW I603505 B TWI603505 B TW I603505B TW 104111080 A TW104111080 A TW 104111080A TW 104111080 A TW104111080 A TW 104111080A TW I603505 B TWI603505 B TW I603505B
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姚進財
楊志仁
黃富堂
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矽品精密工業股份有限公司
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Description

封裝基板
本發明係有關一種封裝基板，尤指一種半導體封裝製程所用之封裝基板。
於半導體封裝發展中，長期使用導線架(lead frame)作為承載晶片之承載件，其主要原因係其具有較低製造成本與較高可靠度之優點。然而，隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則朝高性能、高功能、高速化的研發方向。因此，為滿足半導體裝置之高積集度(Integration)及微型化(Miniaturization)需求，故於封裝製程中，漸以具有高密度及細間距之線路的封裝基板取代導線架。
如第1A圖所示，習知封裝基板1係包含介電結構10、設於該介電結構10上之第一線路層11以及第二線路層12，且該介電結構10具有核心層100、分別設於該核心層100相對兩側之複數第一介電層101與複數第二介電層102。
於封裝製程時，係將半導體晶片13設於該第一介電層101上並以打線方式(或覆晶方式)電性連接該第一線路 層11，再以封裝膠體14包覆該半導體晶片13以形成封裝件。
惟，習知封裝基板1之厚度極薄，並於製程中呈現整版面態樣，且該第一與第二介電層101,102的材質及厚度係為相同，故於封裝過程中，該封裝基板1於溫度循環(temperature cycle)時，其與該半導體晶片13(或封裝膠體14)之間容易因熱膨脹係數差異(CTE Mismatch)，而使該封裝基板1容易發生翹曲(warpage)，如上凸情況(第1A圖所示之虛線輪廓)或下凹情況(第1B圖所示之封裝基板1’之虛線輪廓)，導致，封裝件平面度不佳，以致於後續接置於電路板上時，會發生不沾錫(Non wetting)之問題，而使電性連接不佳。
再者，翹曲的情況亦會造成該半導體晶片13發生碎裂，致使產品良率降低。
又，若增加介電層之厚度，雖可減緩翹曲的情況，但會增加該封裝基板1之厚度，因而不符合輕薄短小的需求。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明提供一種封裝基板，係包括：一介電結構，係包含一第一介電部與一第二介電部，其中，該第一介電部之熱膨脹係數不同於該第二介電部之熱膨脹係數；以及線路層，係設於該介電結構上。
前述之封裝基板中，該第一介電部具有複數第一介電層。例如，各該第一介電層之熱膨脹係數係為相同或不相同；或者，各該該第一介電層之厚度相等或不相等。
前述之封裝基板中，該第二介電部具有複數第二介電層。例如，各該第二介電層之熱膨脹係數係為相同或不相同；或者，各該該第二介電層之厚度相等或不相等。或者，該些第二介電層中，離該第一介電部最遠之第二介電層之熱膨脹係數小於其它該第二介電層之熱膨脹係數。
前述之封裝基板中，該第一介電部之厚度等於或不等於該第二介電部之厚度。
前述之封裝基板中，該第一介電部與該第二介電部相鄰接。
前述之封裝基板中，復包含核心層，係夾設於該第一介電部與該第二介電部之間。
前述之封裝基板中，復包括絕緣保護層，係設於該介電結構上並外露該線路層。
由上可知，本發明之封裝基板，主要藉由該第一介電部之熱膨脹係數不同於該第二介電部之熱膨脹係數，故相較於習知技術，於封裝過程中，該封裝基板於溫度循環時，該第一與第二介電部的伸縮量不同，藉以平衡該封裝基板與晶片(或封裝膠體)之間的熱膨脹係數差異，以減少該封裝基板翹曲之形變量。
1,1’,2,2’,3,4‧‧‧封裝基板
10,20,20’,30,40‧‧‧介電結構
100,400‧‧‧核心層
101,301a,401a,401b‧‧‧第一介電層
102,302a,402a,402b‧‧‧第二介電層
11,21‧‧‧第一線路層
12,22‧‧‧第二線路層
13‧‧‧半導體晶片
14‧‧‧封裝膠體
20a,30a‧‧‧第一側
20b,30b‧‧‧第二側
200‧‧‧導電盲孔
201,201’,301,401‧‧‧第一介電部
202,202’,302,402‧‧‧第二介電部
33‧‧‧電子元件
330‧‧‧導電凸塊
34a‧‧‧第一絕緣保護層
34b‧‧‧第二絕緣保護層
35‧‧‧導電元件
400a‧‧‧第一表面
400b‧‧‧第二表面
t,d,T,D,T’,D’,h1,h2,h2’‧‧‧厚度
第1A圖係為習知半導體封裝件之剖視示意圖； 第1B圖係為習知封裝基板之剖視示意圖；第2圖係為本發明封裝基板之第一實施例之剖視示意圖；第2’圖係為本發明封裝基板之第二實施例之剖視示意圖；第3圖係為本發明封裝基板之第三實施例之剖視示意圖；以及第4圖係為本發明封裝基板之第四實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2圖係為本發明之封裝基板2之第一實施例之剖面示意圖。
如第2圖所示，該封裝基板2係為無核心層(coreless)態樣，其包括：一介電結構20、第一線路層21以及第二線路層22。
所述之介電結構20係具有相對之第一側20a與第二側20b，且該介電結構20包含一對應該第一側20a之第一介電部201與一對應該第二側20b之第二介電部202，其中，該第一介電部201之熱膨脹係數(如5ppm/℃)大於該第二介電部202之熱膨脹係數(如1.8ppm/℃)。
所述之第一線路層21係設於該第一介電部201上。
所述之第二線路層22係設於該第二介電部202上，且藉由導電盲孔200電性連接該第一線路層21與第二線路層22。
於本實施例中，該第一介電部201係為單一介電層，且該第二介電部202係為單一介電層，即該封裝基板2具有兩層介電層，並使該第一介電部201與該第二介電部202相壓合鄰接。
又，該第一介電部201之表面係為該第一側20a之表面，且該第二介電部202之表面係為該第二側20b之表面。
另外，該第一介電部201之厚度t等於該第二介電部202之厚度d，但於其它實施例中，該第一介電部201之厚度可不等於該第二介電部202之厚度。
因此，本實施例之封裝基板2係藉由該第一介電部201 之熱膨脹係數大於該第二介電部202之熱膨脹係數，故於封裝過程中，該封裝基板2於溫度循環時，該第一與第二介電部201,202的伸縮量不同，藉以平衡該封裝基板2與半導體晶片(或封裝膠體)之間的熱膨脹係數差異，使該封裝基板2發生如第1A圖所示之上凸翹曲之變形量可減少5%至50%。
另一方面，若該第一介電部201之熱膨脹係數小於該第二介電部202之熱膨脹係數，則可使該封裝基板2發生如第1B圖所示之下凹翹曲之變形量可減少5%至50%。
第2’圖係為本發明之封裝基板2’之第二實施例之剖面示意圖。本實施例與第一實施例之差異在於該介電結構20’之構造，其它構造大致相同，故以下詳述相異處，而不再贅述相同處。
如第2’圖所示，該封裝基板2’係為無核心層態樣，且該第一介電部201’之熱膨脹係數(如5ppm/℃)大於該第二介電部202’之熱膨脹係數(如1.8ppm/℃)。
於本實施例中，該第一介電部201’係為兩層介電層，且該第二介電部202’係為單一介電層，即該封裝基板2’具有三層介電層，並使該第一介電部201’與該第二介電部202’相壓合鄰接。
再者，且該第一介電部201’之每一介電層之厚度可等於或不等於該第二介電部202’之厚度。
又，該第一介電部201’之每一介電層之熱膨脹係數相同(如5ppm/℃)；於其它實施例中，該第一介電部201’ 之每一介電層之熱膨脹係數亦可不相同，但均大於該第二介電部202’之熱膨脹係數。
因此，本實施例之封裝基板2’係藉由該第一介電部201’之熱膨脹係數小於該第二介電部202’之熱膨脹係數，故於封裝過程中，該封裝基板2’於溫度循環時，該第一與第二介電部201’,202’的伸縮量不同，藉以平衡該封裝基板2’與半導體晶片(或封裝膠體)之間的熱膨脹係數差異，使該封裝基板2’發生如第1A圖所示之上凸翹曲之變形量可減少5%至50%。
第3圖係為本發明之封裝基板3之第三實施例之剖面示意圖。本實施例與第二實施例之差異在於該介電結構30之構造，其它構造大致相同，故以下詳述相異處，而不再贅述相同處。
如第3圖所示，該封裝基板3係為無核心層態樣，該第一介電部301具有複數第一介電層301a，且該第二介電部302具有複數第二介電層302a，即該封裝基板3具有四層介電層，而該第一介電部301之厚度T等於該第二介電部302之厚度D。
於本實施例中，各該第一介電層301a之熱膨脹係數相同(如5ppm/℃)，且各該第二介電層302a之熱膨脹係數係為相同(如1.8ppm/℃)，故該第一介電部301之熱膨脹係數大於該第二介電部302之熱膨脹係數。
再者，各該第一介電層301a之厚度可相同(均為30um)或不相同，且各該第二介電層302a之厚度可相同(均為 30um)或不相同。
因此，本實施例之封裝基板3係藉由該第一介電部301之熱膨脹係數大於該第二介電部302之熱膨脹係數，故於封裝過程中，該封裝基板3於溫度循環時，該第一與第二介電部301,302的伸縮量不同，藉以平衡該封裝基板3與後述之電子元件33(或封裝膠體)之間的熱膨脹係數差異，使該封裝基板3發生如第1A圖所示之上凸翹曲之變形量可減少5%至50%。
另外，由第一至第三實施例可知，若該封裝基板2,2’,3為無核心層態樣，則介電層數量可為單數或偶數。
第4圖係為本發明之封裝基板4之第四實施例之剖面示意圖。本實施例與第三實施例之差異在於該介電結構40之構造，其它構造大致相同，故以下詳述相異處，而不再贅述相同處。
如第4圖所示，該封裝基板4係為具有核心層(core)之態樣，故該封裝基板4復包含一核心層400，係夾設於該第一介電部401與該第二介電部402之間，即該核心層400具有相對之第一表面400a與第二表面400b，該第一介電部401設於該第一表面400a上，且該第二介電部402設於該第二表面400b上。
於本實施例中，該第一介電部401具有複數第一介電層401a,401b，且該第二介電部402具有複數第二介電層402a,402b。
再者，各該第一介電層401a,401b之熱膨脹係數均相 同，如5ppm/℃。
又，各該第二介電層402a,402b之熱膨脹係數係不相同。例如，離該第一介電部401最遠(或離該核心層400最遠，即最外側)之第二介電層402b之熱膨脹係數(如1.8ppm/℃)小於其它該第二介電層402a之熱膨脹係數(如5ppm/℃)。
另外，該第一介電部401之厚度T’不同於該第二介電部402之厚度D’。例如，各該第一介電層401a,401b之厚度h1均為30um，且內側之第二介電層402a之厚度h2係為35um，而最外側之第二介電層402b之厚度h2’係為40um(即h1+h1+h1<h2+h2+h2’)，故該第一介電部401之厚度T’小於該第二介電部402之厚度D’。
因此，本實施例之封裝基板4係藉由最外側之第二介電層402b之熱膨脹係數小於各該第一介電層401a,401b與其它該第二介電層402a之熱膨脹係數，且該第一介電部401之厚度T’小於該第二介電部402之厚度D’，故於封裝過程中，該封裝基板4於溫度循環時，各該介電層的伸縮量不同(厚度較厚者，其翹曲程度較小)，藉以平衡該封裝基板4與半導體晶片(或封裝膠體)之間的熱膨脹係數差異，使該封裝基板4發生如第1A圖所示之上凸翹曲之變形量可減少15%至50%。
由第四實施例可知，利用不同之CTE與不同之厚度，可加強調整翹曲的功效，使該封裝基板4於溫度升降過程中減少翹曲程度，以提高產品良率。
再者，CTE較大之介電層較為便宜，故於三層以上之介電層時，可多選擇CTE較大之介電層以降低封裝基板之成本。
又，於多層介電層中，各介電層之CTE可由該介電結構之其中一側向另一側遞減或遞增。
於第一至第四實施例中，該封裝基板2,2’,3,4可包括如防銲層之絕緣保護層，其設於該介電結構20,20’,30,40上並外露線路層，以供該線路層結合其它元件。
具體地，如第3圖所示，該封裝基板3復包括第一絕緣保護層34a，係設於該第一介電部301上並外露該第一線路層21，以供該第一線路層21結合如銲球之導電元件35。因此，該介電結構30之第一側30a(或該第一介電部301)係作為植球側。
或者，該封裝基板3復包括第二絕緣保護層34b，係設於該第二介電部302上並外露該第二線路層22，以供該第二線路層22結合電子元件33。因此，該介電結構30之第二側30b(或該第二介電部302)係作為置晶側。
於本實施例中，該電子元件33係為主動元件、被動元件或其組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。
再者，該電子元件33係藉由複數導電凸塊330結合並電性連接該第二線路層22，但於其它實施例中，該電子元件33亦可以打線封裝方式或嵌埋方式設於該第二介電部302上。
又，該介電結構30之置晶側與植球側係依製程而定，並不限於上述。
綜上所述，本發明之封裝基板，係藉由該第一介電部之熱膨脹係數不同於該第二介電部之熱膨脹係數，使各該介電部的伸縮量不同，以減少該封裝基板翹曲之形變量。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝基板
20‧‧‧介電結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧導電盲孔
201‧‧‧第一介電部
202‧‧‧第二介電部
21‧‧‧第一線路層
22‧‧‧第二線路層
t,d‧‧‧厚度

Claims (12)

  1. 一種封裝基板，係包括：一介電結構，係具有相對之第一側與第二側，且該介電結構包含一對應該第一側之第一介電部與一對應該第二側之第二介電部，其中，該第一介電部之一表面構成該介電結構之第一側之表面，該第二介電部之一表面構成該介電結構之第二側之表面，且該第一介電部之熱膨脹係數不同於該第二介電部之熱膨脹係數；以及線路層，係設於該介電結構上。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該第一介電部具有複數第一介電層。
  3. 如申請專利範圍第2項所述之封裝基板，其中，各該第一介電層之熱膨脹係數係為相同或不相同。
  4. 如申請專利範圍第2項所述之封裝基板，其中，各該第一介電層之厚度相等或不相等。
  5. 如申請專利範圍第1項所述之封裝基板，其中，該第二介電部具有複數第二介電層。
  6. 如申請專利範圍第5項所述之封裝基板，其中，各該第二介電層之熱膨脹係數係為相同或不相同。
  7. 如申請專利範圍第5項所述之封裝基板，其中，各該第二介電層之厚度相等或不相等。
  8. 如申請專利範圍第5項所述之封裝基板，其中，該些第二介電層中，離該第一介電部最遠之第二介電層之 熱膨脹係數小於其它該第二介電層之熱膨脹係數。
  9. 如申請專利範圍第1項所述之封裝基板，其中，該第一介電部之厚度等於或不等於該第二介電部之厚度。
  10. 如申請專利範圍第1項所述之封裝基板，其中，該第一介電部與該第二介電部相鄰接。
  11. 如申請專利範圍第1項所述之封裝基板，復包含核心層，係夾設於該第一介電部與該第二介電部之間。
  12. 如申請專利範圍第1項所述之封裝基板，復包括絕緣保護層，係設於該介電結構上並外露該線路層。
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