TWI698967B - 封裝結構 - Google Patents

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Abstract

本發明提供了一種封裝結構，其包括一重佈線層，具有彼此相對的一上表面與一下表面，且重佈線層在該下表面具有至少一第一凹陷、一電子元件，設置在重佈線層的上表面上、至少一第一導電球，設置在重佈線層的第一凹陷上，且第一導電球的一部分填入第一凹陷中、以及複數個第二導電球，設置在重佈線層的下表面上。其中，在垂直重佈線層的下表面的一方向上，第一導電球的高度大於各第二導電球的高度。

Description

封裝結構
本發明是有關於一種封裝結構，特別是有關於在重佈線層的表面上具有凹陷的封裝結構。
扇出型封裝技術(包括扇出型晶圓級封裝技術(Fan out wafer level packaging，FOWLP)和扇出型面板級封裝技術(Fan out panel level packaging，FOPLP))因其具有提升電器性能、提高I/O密度、降低封裝厚度等優點而常用於封裝結構中以降低生產成本。然而，在扇出型封裝上板後並進行溫度循環測試時，靠近晶片邊緣的錫球會因晶片與印刷電路板(printed circuit board，PCB)的熱膨脹係數(coefficient of thermal expansion，CTE)差異過大的關係而產生較大的應力，使得該位置的錫球容易被破壞，因此，如何降低錫球上的應力並增加產品的可靠度仍是非常重要的議題。
本發明的目的之一在於提供一種封裝結構，該封裝結構的重佈線層的表面上具有凹陷，並使得位於該凹陷中的導電球可具有較長的高度以降低因應力被破壞的可能性。
根據一些實施例，本發明提供了一種封裝結構。該封裝結構包括具有彼此相對的一上表面與一下表面的一重佈線層，且重佈線層在下表面具有至少一第一凹陷、設置在重佈線層的上表面上的一電子元件、設置在重佈線層的至少一第一凹陷上的至少一第一導電球，且至少一第一導電球的一部分填入至少一第一凹陷中、以及設置在重佈線層的下表面上的複數個第二導電球。其中， 在垂直重佈線層的下表面的一方向上，至少一第一導電球的高度大於各第二導電球的高度。
100、500、800:封裝結構
102、502、802:電子元件
104、504、804:重佈線層
1042、5042:絕緣層
1044、5044:導電層
104S1:上表面
104S2、504S2、804S2:下表面
106、506、806:導電球
1061、5061:第一導電球
1062、5062、8062:第二導電球
108、508:開口
110、510、810:封膠層
112、512、812:電路板
112a:導電墊
5063、8063:第三導電球
A1、A2、A3:投影
D1、D2:方向
E1、E2:邊緣
H1、H2:高度
H3:高度
L1:深度
P1、P2:接墊
R1、R11、R12:第一凹陷
R2:第二凹陷
W1、W2、W3:寬度
第1圖為本發明第一實施例的封裝結構的剖視示意圖。
第2圖為本發明第一實施例的重佈線層的下表面的底視示意圖。
第3圖為本發明第一實施例的一變化實施例的重佈線層的下表面的底視示意圖。
第4圖為本發明第一實施例的另一變化實施例的封裝結構的剖視示意圖。
第5圖為本發明第二實施例的封裝結構的剖視示意圖。
第6圖為本發明第二實施例的重佈線層的下表面的底視示意圖。
第7圖為本發明第二實施例的一變化實施例的重佈線層的下表面的底視示意圖。
第8圖為本發明第三實施例的封裝結構的剖視示意圖。
本領域技術人員能可經由參考以下的詳細描述並同時結合所附圖式而理解本發明，須注意的是，為了使讀者能容易瞭解及並使圖式簡潔，本發明的圖式只繪出封裝結構的一部分，且所附圖式中的特定元件並非依照實際比例繪圖。此外，圖中各元件的數量及尺寸僅作為示意，並非用來限制本發明的範圍。
應了解到，當元件或膜層被稱為在另一個元件或膜層“上”或“連接到”另一個元件或膜層時，它可以直接在此另一元件或膜層上或直接連接到此另一元件或層，或者兩者之間存在有插入的元件或膜層。相反地，當元件被稱為“直 接”在另一個元件或膜層“上”或“直接連接到”另一個元件或膜層時，兩者之間不存在有插入的元件或膜層。
須知悉的是，以下所舉實施例可以在不脫離本揭露的精神下，將數個不同實施例中的技術特徵進行替換、重組、混合以完成其他實施例。
第1圖為本發明第一實施例的封裝結構的剖視示意圖。根據本實施例，封裝結構100可例如為扇出型晶圓級封裝(fan out wafer level packaging，FOWLP)結構或扇出型面板級封裝(fan out panel level packaging，FOPLP)結構，但並不以此為限。如第1圖所示，封裝結構100可包括電子元件102、重佈線層104和導電球106。重佈線層104包括彼此相對的上表面104S1和下表面104S2。重佈線層104可例如包括複數層絕緣層1042和複數層導電層1044的堆疊結構，其中絕緣層1042可例如包括二氧化矽(silicon dioxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化鉭(tantalum pentoxide)、氧化鋁(aluminum oxide)或其他適合的絕緣材料，導電層1044可例如包括鋁、銅、錫、鎳、金、銀、其他適合的導電材料或上述材料的組合，須注意的是，重佈線層104的組成、絕緣層1042和導電層1044的材料並不以上述為限。電子元件102設置在重佈線層104的上表面104S1上，並可例如包括半導體晶片，但不以此為限。導電球106設置在重佈線層104的下表面104S2上，並可例如包括銅、錫、鎳、金、鉛或其他適合的導電材料，但並不以此為限。根據本實施例，重佈線層104的下表面104S2可具有第一凹陷R1，其中第一凹陷R1可藉由移除重佈線層104的一部分所形成。舉例來說，可在鄰近下表面104S2的絕緣層1042中形成開口108，以暴露出一層導電層1044，且第一凹陷R1可由開口108和暴露出的導電層1044所形成，但不以此為 限。須注意的是，雖然第1圖中的開口108僅貫穿一層絕緣層1042，但本發明並不以此為限，在一些實施例中，開口108可貫穿單層或複數層的絕緣層1042。進一步來說，非最鄰近下表面104S2的另一導電層1044也可包括至少一個接墊P1，被開口108暴露出，而最鄰近下表面104S2的導電層1044可包括多個接墊P2。在本實施例中，設置在重佈線層104的第一凹陷R1上的導電球106可被定義為第一導電球1061，且設置在重佈線層104的下表面104S2的導電球106可被定義為第二導電球1062。也就是說，第一導電球1061設置在第一凹陷R1上，且第一導電球1061的一部分可填入第一凹陷R1中，以與接墊P1電性連接。第二導電球1062則設置在不具有第一凹陷R1的下表面104S2上，以與對應的接墊P2電性連接，但不以此為限。根據本實施例，由於第一導電球1061設置在第一凹陷R1上，並且一部分的第一導電球1061可填入第一凹陷R1中，因此在一方向D1上，位於第一凹陷R1上的第一導電球1061的高度H1大於位於重佈線層104的下表面104S2上的第二導電球1062的高度H2。方向D1可例如為垂直於重佈線層的下表面104S2的方向。此外，在一些實施例中，位於第一凹陷R1上的第一導電球1061的寬度W1可小於位於重佈線層104的下表面104S2上的第二導電球1062的寬度W2(即第一導電球1061相較於第二導電球1062較窄)，其中寬度W1、W2可例如分別為第一導電球1061和第二導電球1062的最大寬度，但不以此為限。
如第1圖所示，封裝結構100還可包括設置在重佈線層104的上表面104S1上的封膠層110。封膠層110可例如包括由環氧樹脂、陶瓷粉和炭黑所組成的複合材料或環氧模壓樹脂(epoxy molding compound，EMC)，但不限於此。封膠層110設置在重佈線層104的上表面104S1上，並圍繞電子元件102。須注意的是，雖然第1圖示出的封膠層110並未覆蓋電子元件102，但本發明並不以此為限，在其他實施例中，封膠層110可覆蓋電子元件102，也就是說，電子元件102 設置在封膠層110和重佈線層104之間。
在一些實施例中，封裝結構100還可選擇性包括和位於導電球106下的電路板112。換句話說，第一導電球1061和第二導電球1062設置在重佈線層104和電路板112之間，但不以此為限。電路板112可例如包括硬質的印刷電路板(printed circuit board，PCB)，例如包括單面板(single layer PCB)、雙面板(double layer PCB)或多層板(multi-layer PCB)，但不以此為限。舉例來說，電路板112的上表面可設置有複數個導電墊112a，分別與導電球106接觸，以進一步透過接墊P1、P2與重佈線層104電連接到電子元件102。
如第1圖所示，第一凹陷R1可設置在電子元件102的邊緣E1上。具體來說，在方向D1上，第一凹陷R1可與電子元件102的邊緣E1重疊，但本發明並不以此為限。在一些實施例中，第一凹陷R1在方向D1上可鄰近電子元件102的邊緣E1，且不與邊緣E1重疊。舉例來說，第一凹陷R1在方向D1上可鄰近邊緣E1，並與電子元件102重疊，或者，第一凹陷R1在方向D1上可鄰近邊緣E1，並與封膠層110重疊。因此，設置在第一凹陷R1的第一導電球1061在方向D1上可鄰近邊緣E1，並可與邊緣E1重疊或不重疊，但不以此為限。
值得一提的是，由於電子元件102和電路板112具有不同的熱膨脹係數(coefficient of thermal expansion，CTE)，在封裝結構100進行溫度循環測試時，位於電子元件102和電路板112之間的導電球106受到的應力會提高，尤其是鄰近電子元件102的邊緣E1的導電球106容易因應力而受損，進而降低封裝結構100的可靠度。根據本實施例，由於封裝結構100具有第一凹陷R1，因此鄰近電子元件102的邊緣E1的導電球106(例如第1圖所示的第一導電球1061)可具有較大的高度 和/或較小的寬度，以容忍較大的應力，藉此降低在溫度循環測試時所產生的應力並減少導電球106被破壞的機率，如此一來，便可提高封裝結構100的可靠度。
第2圖為本發明第一實施例的重佈線層的下表面的底視示意圖。如第2圖所示，重佈線層104的下表面104S2上具有暴露出的接墊P1、P2和第一凹陷R1。暴露出的接墊P1、P2可例如用來設置導電球(第2圖未示出)，並可例如藉由導電球與電路板(第2圖未示出)電連接，但並不以此為限。根據本實施例，第一凹陷R1可沿著電子元件102的邊緣E1(第2圖未示出)設置，也就是說，本實施例中的第一凹陷R1可具有「口」字的形狀。須注意的是，在方向D1上，邊緣E1在重佈線層104的下表面104S2的投影可例如為投影A1、投影A2或投影A3，本發明並不以此為限。舉例來說，當邊緣E1在下表面104S2的投影為投影A1時，電子元件102可設置在投影A1的區域中，第一凹陷R1在方向D1上可鄰近於邊緣E1設置，並可與電子元件102重疊；當邊緣E1在下表面104S2的投影為投影A3時，電子元件102可設置在投影A3的區域中，第一凹陷R1在方向D1上可鄰近於邊緣E1設置，並可與封膠層110(第2圖未示出)重疊；當邊緣E1在下表面104S2的投影為投影A2時，電子元件102可設置在投影A2的區域中，此外，在方向D1上，第一凹陷R1可鄰近於邊緣E1設置，第一凹陷R1的一部分可與電子元件102重疊，且第一凹陷R1的另一部分可與封膠層110重疊。
第3圖為本發明第一實施例的一變化實施例的重佈線層的下表面的底視示意圖。如第3圖所示，本變化實施例與第一實施例主要的差異在於本變化實施例的第一凹陷R1並非沿著電子元件的邊緣設置。根據本變化實施例，由於電子元件和電路板的熱膨脹係數的差異所產生的應力在電子元件的角落較明顯，因此封裝結構100可包括複數個第一凹陷R1，且在方向D1上，各個第一凹陷 R1分別對應於電子元件102的角落設置。舉例來說，如第3圖所示，重佈線層104的下表面104S2可包括四個第一凹陷R1，四個第一凹陷R1可分別對應於電子元件102的四個角落設置在下表面104S2上，四個第一導電球(如第1圖所示的第一導電球1061)可分別設置在四個第一凹陷R1中，第二導電球(如第1圖所示的第二導電球1062)可設置在不具有第一凹陷R1的下表面104S2的其他部分，且在方向D1上，第一導電球的高度可大於第二導電球的高度。同樣地，本變化實施例的第一凹陷R1在方向D1上可與電子元件重疊或不重疊。須注意的是，第3圖所示的第一凹陷R1的數量和上文所述的設置在第一凹陷R1中的第一導電球的數量僅為舉例，本發明並不以此為限。在其他變化實施例中，封裝結構100可具有更多或更少數量的第一凹陷R1。
第4圖為本發明第一實施例的另一變化實施例的封裝結構的剖視示意圖。如第4圖所示，本變化實施例與第一實施例主要的差異在於本變化實施例的封裝結構100具有兩個第一凹陷R11、R12，其中兩個第一凹陷R11、R12在方向D1上沿著電子元件102的邊緣E1設置，也就是說，兩個第一凹陷R11、R12在方向D1上鄰近邊緣E1。舉例來說，如第4圖所示，第一凹陷R11在方向D1上可鄰近邊緣E1並與電子元件102重疊，且第一凹陷R12在方向D1上可鄰近邊緣E1並與封膠層110重疊，此外，第一導電球1061可設置在第一凹陷R11、R12中，且第二導電球1062可設置在不具有第一凹陷R11、R12的下表面104S2的其他部分，其中第一導電球1061在方向D1上的高度H1大於第二導電球1062在方向D1上的高度H2。此外，在一些實施例中，第一導電球1061的寬度W1小於第二導電球1062的寬度W2，但不以此為限。須注意的是，第4圖所示出的結構和上述舉例僅為本變化實施例的其中一個示例，本發明並不以此為限。舉例來說，本變化實施例的封裝結構100可具有更多沿著邊緣E1設置的第一凹陷R11、R12，且此些第一凹 陷R11、R12在方向D1上可與邊緣E1重疊或不重疊，或者，此些第一凹陷R11、R12可對應於電子元件102的角落設置而非沿著邊緣E1設置，但不以此為限。
第5圖為本發明第二實施例的封裝結構的剖視示意圖。如第5圖所示，本實施例與第一實施例的主要差異在於本實施例的封裝結構500還包括位於重佈線層504的下表面504S2的第二凹陷R2，其中第二凹陷R2在方向D1上與封膠層510重疊。封裝結構500中的重佈線層504、電子元件502、封膠層510和電路板512的材料和設置位置可分別與第一實施例中的相同，故在此不再贅述。根據本實施例，封裝結構500可具有第一凹陷R1和第二凹陷R2，其中第一凹陷R1的形成方式和設置方式與第一實施例相同，故在此不再贅述。第二凹陷R2可對應於封膠層510的邊緣E2設置在重佈線層504的下表面504S2上。具體來說，設置在第二凹陷R2中的導電球506在方向D2上可為最靠近邊緣E2的導電球506，或是說，設置在第二凹陷R2中的導電球506可為封裝結構500中最外側的導電球506，但不以此為限。第二凹陷R2與第一凹陷R1同樣可藉由移除單層或複數層的絕緣層5042以形成開口508，並由開口508和導電層5044所形成。此外，設置在第一凹陷R1上的導電球506可被定義為第一導電球5061，設置在第二凹陷R2上的導電球506可被定義為第三導電球5063，且設置在不具有第一凹陷R1或第二凹陷R2的重佈線層504的下表面504S2上的導電球506可被定義為第二導電球5062。由於第一導電球5061和第三導電球5063的一部分可分別填入第一凹陷R1和第二凹陷R2中，因此第一導電球5061在方向D1上的高度H1和第三導電球5063在方向D1上的高度H3會大於第二導電球5062在方向D1上的高度H2，此外，在一些實施例中，第一導電球5061的寬度W1和/或第三導電球5063的寬度W3可小於第二導電球5062的寬度W2，但不以此為限。本實施例的第一凹陷R1和第二凹陷R2中的開口508可具有相同的深度L1(即單層絕緣層5042的厚度)，但不限於此。在一些實施 例中，第一凹陷R1的開口508的深度可為兩層或更多層的絕緣層5042的厚度，且第二凹陷R2的開口508的深度可為單層的絕緣層5042的厚度，因此第一導電球5061的高度H1可大於第三導電球5063的高度H3，但不以此為限。在封裝結構500進行溫度循環測試時，除了位於電子元件502的邊緣E1處的導電球506會產生較大的應力外，由於封膠層510與電路板512具有不同的熱膨脹係數，因此位於封膠層510和電路板512之間的導電球上的應力可提高，尤其是位於封膠層510的邊緣E2的導電球可因應力而被破壞，並降低封裝結構500的可靠度。根據本實施例，由於封裝結構500具有第一凹陷R1和第二凹陷R2，因此鄰近電子元件502的邊緣E1的導電球(例如第5圖所示的第一導電球5061)和鄰近封膠層510的邊緣E2的導電球(例如第5圖所示的第三導電球5063)可具有較大的高度，藉此降低在溫度循環測試時所產生的應力並減少導電球506被破壞的機率，如此一來，便可提高封裝結構500的可靠度。
第6圖為本發明第二實施例的重佈線層的下表面的底視示意圖。如第6圖所示，重佈線層504的下表面504S2具有第一凹陷R1和第二凹陷R2，其中本實施例的第一凹陷R1可與第一實施例的第一凹陷R1相同，故在此不再贅述。根據本實施例，第二凹陷R2可沿著封膠層510的邊緣E2(如第5圖所示)設置，且第二凹陷R2可例如具有「口」字的形狀，但不以此為限。位於第二凹陷R2中的暴露出的導電層5044可用來設置第三導電球(如第5圖所示的第三導電球5063)，且導電層5044可藉由第三導電球5063與電路板512(第6圖未示出)電連接。須注意的是，雖然第6圖僅示出一個第一凹陷R1和第二凹陷R2，但本發明並不以此為限。舉例來說，封裝結構500可包括更多數量的第一凹陷R1和第二凹陷R2。
第7圖為本發明第二實施例的一變化實施例的重佈線層的下表面的 底視示意圖。如第7圖所示，本變化實施例與第二實施例的主要差異在於第一凹陷R1和第二凹陷R2並非分別沿著電子元件502的邊緣E1和封膠層510的邊緣E2設置。第7圖中的第一凹陷R1可與第3圖中所示的第一凹陷R1相同，故在此不再贅述。根據本實施例，封裝結構500中可包括複數個第二凹陷R2，且在方向D1上，各個第二凹陷R2可分別對應封膠層510的角落設置。舉例來說，如第7圖所示，重佈線層504的下表面504S2可包括四個第二凹陷R2，四個第二凹陷R2可分別對應於封膠層510的四個角落設置在下表面504S2上，且四個第三導電球5063可分別設置在四個第二凹陷R2中，但不以此為限。在一些其他實施例中，第二凹陷R2的數量可不同於第7圖中所示的數量。此外，第一凹陷R1和第二凹陷R2可不需同時分別對應電子元件502的角落和封膠層510的角落設置。舉例來說，當第一凹陷R1對應電子元件502的角落設置時，第二凹陷R2可沿著封膠層510的邊緣E2設置，或者，當第一凹陷R1沿著電子元件502的邊緣E1設置時，第二凹陷R2可對應封膠層510的角落設置，但不以此為限。
第8圖為本發明第三實施例的封裝結構的剖視示意圖。本實施例與第一實施例主要的差異在於本實施例的封裝結構800中的電路板812與電子元件802為半導體晶片。封裝結構800中的重佈線層804、電子元件802、導電球806、封膠層810的材料與第一實施例中的相同，故在此不再贅述。根據本實施例，封裝結構800的重佈線層804的下表面804S2上具有第二凹陷R2，但不具有第一凹陷。因此，導電球806包括設置在第二凹陷R2上的第三導電球8063和設置在不具有第二凹陷R2的下表面804S2上的第二導電球8062(即，本實施例中的導電球806不包括設置在第一凹陷中的第一導電球)。第二凹陷R2的形成方式與設置方式與第二實施例相同，故在此不再贅述。由於電路板812與電子元件802的材料可皆為半導體晶片，因此在封裝結構800進行溫度測試時，電路板812與電子元件802 的熱膨脹係數可大致上相同，使得鄰近電子元件802的邊緣E1的導電球806可不因過大的應力而被破壞。但由於封膠體810與電路板812具有不同的熱膨脹係數，因此可設置第二凹陷R2以減少鄰近封膠層810的邊緣E2的導電球806(即設置在第二凹陷R2上的第三導電球8063)的應力。減少應力的原理則如同上文所述，故在此不再贅述。
綜上所述，本發明提供了一種封裝結構，該封裝結構包括位於重佈線層的下表面上的凹陷結構，其中凹陷結構可鄰近於電子元件的邊緣設置或鄰近於封膠層的邊緣設置。此外，凹陷結構可選擇性地沿著電子元件和/或封膠層的邊緣設置或對應於電子元件和/或封膠層的角落設置。具有凹陷的封裝結構在進行溫度循環測試時可減輕導電球因電路板與電子元件和/或電路板與封膠層之間的熱膨脹係數的差異而產生的應力，並增加封裝結構的可靠度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:封裝結構
102:電子元件
104:重佈線層
1042:絕緣層
1044:導電層
104S1:上表面
104S2:下表面
106:導電球
1061:第一導電球
1062:第二導電球
108:開口
110:封膠層
112:電路板
112a:導電墊
D1:方向
E1:邊緣
H1、H2:高度
R1:第一凹陷
P1、P2:接墊
W1、W2:寬度

Claims (9)

  1. 一種封裝結構，包括：一重佈線層，具有彼此相對的一上表面與一下表面，且該重佈線層在該下表面具有複數個第一凹陷；一電子元件，設置在該重佈線層的該上表面上；至少一第一導電球，設置在該重佈線層的該等第一凹陷的其中一個上，且該至少一第一導電球的一部分填入該等第一凹陷的該其中一個中；以及複數個第二導電球，設置在該重佈線層的該下表面上；其中，在垂直該重佈線層的該下表面的一方向上，該至少一第一導電球的高度大於各該第二導電球的高度，且在該方向上，各該第一凹陷分別對應於該電子元件的一角落設置。
  2. 如請求項1所述的封裝結構，其中該電子元件包括晶片。
  3. 如請求項1所述的封裝結構，其中在該方向上，該等第一凹陷沿著該電子元件的邊緣設置。
  4. 如請求項1所述的封裝結構，其中該重佈線層包括複數層絕緣層以及複數層導電層，且該等絕緣層鄰近該下表面的至少一層具有至少一開口，且該至少一開口與該等導電層中的一層形成該等第一凹陷的其中一個。
  5. 如請求項1所述的封裝結構，另包括：一封膠層，設置在該重佈線層的該上表面上，並至少圍繞該電子元件，其 中該重佈線層在該下表面另具有至少一第二凹陷，在該方向上與該封膠層重疊；以及至少一第三導電球，設置在該重佈線層的該至少一第二凹陷上，且該至少一第三導電球的一部分填入該至少一第二凹陷中，其中該至少一第三導電球的高度大於各該第二導電球的高度。
  6. 如請求項5所述的封裝結構，其中在該方向上，該至少一第二凹陷沿著該封膠層的邊緣設置。
  7. 如請求項5所述的封裝結構，其中該至少一第二凹陷包括複數個第二凹陷，且在該方向上，各該第二凹陷分別對應該封膠層的一角落設置。
  8. 如請求項5所述的封裝結構，另包括一電路板，該第一導電球與該等第二導電球設置於該重佈線層與該電路板之間，且該封膠層與該電路板具有不同的熱膨脹係數。
  9. 如請求項1所述的封裝結構，另包括一電路板，該第一導電球與該等第二導電球設置於該重佈線層與該電路板之間，且該電子元件與該電路板具有不同的熱膨脹係數。
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