TWI796336B - 半導體結構及其製造方法 - Google Patents

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陳明發
陳憲偉
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Abstract

本揭露係關於一種半導體結構及其製造方法。一半導體裝置包含一第一基板、至少一第一接合墊、以及至少一第二接合墊。該第一基板包含一第一表面，該第一接合墊位於該第一基板上，該第二接合墊位於該第一基板上。該第一接合墊包含一第一寬度，該第二接合墊包含一第二寬度。該第二寬度實質上不同於該第一寬度。

Description

半導體結構及其製造方法
本揭露係關於一種半導體結構及其製造方法。
半導體裝置使用於各種電子應用之中，諸如個人電腦、行動電話、數位相機、以及其他電子設備。藉由於半導體基板上方依次沈積材料之絕緣或介電質層、導電層、以及半導電層，並使用微影技術圖案化各個材料層以於其上方形成電路組件及元件來典型地製造半導體裝置。許多積體電路通常製造於單一半導體晶圓上，並藉由沿著積體電路間之劃線鋸切來分割晶圓上之個別晶粒。個別晶粒通常分別封裝，例如封裝於多晶片模組或其他封裝類型中。
藉由不斷縮小最小構件尺寸來允許更多組件集成於給定區域中，半導體產業持續改進各種電子組件（如電晶體、二極體、電阻器、電容器等）之積體密度。在一些應用中，這些較小的電子組件亦需要較小的封裝體，其使用相較於以往封裝體更小面積。
三維積體電路（three dimension integrated circuits，以下簡稱3DIC），如堆疊式封裝（package-on-package，以下簡稱PoP）及系統封裝（system-in-package，以下簡稱SiP），將多個半導體晶片彼此堆疊，為半導體封裝之近期發展。舉例而言，有些3DIC由於減少了堆疊晶粒間之互連長度而提供改進之積體密度，以及如更快之速度、更高之帶寬之其他優勢。然而，3DIC仍有許多挑戰。
根據本揭露之一實施例，一種半導體結構包含一第一基板、至少一第一接合墊、以及至少一第二接合墊。該第一基板包含一第一表面，該第一接合墊位於該第一表面上並包含一第一寬度，該第二接合墊位於該第一表面上並包含一第二寬度。其中該第二寬度實質上不同於該第一寬度。
根據本揭露之另一實施例，一種半導體結構包含一第一基板、複數個第一接合墊、以及複數個第二接合墊。該第一基板包含一第一表面，該等第一接合墊位於該第一表面上，以及該等第二接合墊位於該第一表面上。其中該複數個第一接合墊彼此間隔一第一距離並配置於複數個列中，至少該第二接合墊之一者位於該列並鄰接該列一端點之一第一接合墊，且位於該列該端點上之該第一接合墊與該第二接合墊之間之一第二距離實質上不同於該第一距離。
根據本揭露之又一實施例，一種用以形成一半導體結構之方法包含提供一基板、形成複數個開口、以及放置一導電材料以填充該複數個開口。該基板包含一第一表面，該複數個開口位於該第一表面之上方。其中該複數個開口包含複數個第一開口以及複數個第二開口，且該等第一開口之一第一寬度實質上不同於該等第二開口之一第二寬度。
以下揭露提供許多不同實施例或示例，可用於實現本揭露之不同特徵。以下將描述元件及配置之特定示例以簡化本揭露。當然，此些僅為示例而並非旨在限制本揭露。例如，以下描述之第一構件形成於第二構件之上方或之上，其可包含第一構件與第二構件直接接觸之實施例，亦可包含第一構件與第二構件之間形成額外構件之實施例，使得第一構件與第二構件並非直接接觸。此外，本揭露於各個示例中重複使用參考數字及/或字符。此種重複是為了簡化及清楚，而非描述各實施例及/或配置間之關係。
此外，空間相對用語，如“下面”、“以下”、“下部”、“上面”、“上部”、“上方”等，在本文中係用於簡化描述，以描述如附圖中所示之一元件或特徵與另一元件或特徵間之關係。除了描繪於附圖中之方位外，空間相對用語亦包含元件於使用中或操作下之不同方位。此設備可以其他方式定向（旋轉90度或處於其他方位上），而本文中使用之空間相對描述詞可相應地進行解釋。
本文使用之用語如“第一”、“第二”以及“第三”係描述各元件、組件、區域、層以及/或區段，此些元件、組件、區域、層以及/或區段不應受此些用語限制。此些用語僅用於將一元件、組件、區域、層或區段與另一者區分。除非內文清楚指出，否則本文使用之用語如“第一”、“第二”以及“第三”不意味順序或次序。
本文使用之“近似地”、“實質上地”、“實質上的”以及“約”之用語係用以描述及說明小的變化。當此些用語與一事件或情形結合使用時，其可指涉明確發生該事件或情形之情況，以及極近似於發生該事件或情形之情況。例如，當此些用語與一數值結合使用時，其可指涉小於或等於該數值之±10%之變化範圍，如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。例如，若二個數值間之差異小於或等於該二個數值之平均值之±10%，如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%，該二個數值可被視為“實質上地”相同或相等。例如，“實質上地”平行可指涉相對於0°之小於或等於±10%之角度變化範圍，如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%之角度變化範圍。例如，“實質上地”垂直可指涉相對於90°之小於或等於±10%之角度變化範圍，如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%之角度變化範圍。
本揭露亦可包含其他構件及程序。例如，可包含測試結構以幫助驗證測試3D封裝或3DIC裝置。舉例而言，測試結構可包含測試墊，其形成於重佈層（redistribution layer，以下簡稱RDL）中或基板上方，該基板允許3D封裝或3DIC之測試、探針及/或測試卡之使用、及其他相同者。可對中間結構及最終結構實施驗證測試。此外，本文所揭露之結構及方法可與測試方法結合使用，該測試方法結合已知良好晶粒之中間驗證來增加產量及減少成本。
積體電路之製造經常涉及將裝置晶粒接合至封裝基板。典型之接合程序係使用一拾起並放置工具（pick-and-place tool）來將晶粒逐個拾起、放置並堆疊至封裝組件上方。典型之真空拾起並放置工具（vacuum pick-and-place tool）係使用真空來將晶粒拾起並附著至該工具之拾起頭。該工具通常會提供拾起頭以與晶粒之大部分表面積接觸。然而，在將晶粒放置至封裝基板上時，晶粒之邊緣通常會向上彎折，因此在晶粒邊緣附近的接合墊可能會向外偏移。此外，偏移之接合墊可能無法與封包基板上之相應墊對齊。因此，晶粒上之偏移接合墊與封裝基板上之相應墊之間的電連結會失敗，半導體封裝之效能及可靠度因而受負面影響。
本發明之一個或多個實施現在將參考附圖而描述於下，其中本文使用相同之參考數字來指涉相同之元件，且圖示之結構並不必然按照比例繪製。本文使用之“晶粒（die）”及“晶片（chip）”之用語可以交換使用。
本文使用之“晶圓（wafer）”及“基板（substrate）”之用語包含任何根據本發明實施例具有一暴露之表面而有一層沉積至該表面上之結構，舉例而言，其形成如RDL之電路結構。基板之用語應理解為包含半導體晶圓，但並不限制於此。基板之用語亦用以指涉在製造期間的半導體結構，並包含已製造於其上之其他層。
圖1A及圖1B係根據在一些實施例中本揭露之各個面向說明一半導體結構100之示意圖，圖1A係半導體結構100之平面圖，圖1B係該半導體結構100之剖面圖。半導體結構100，例如一晶粒，可與另一半導體結構或封裝組件垂直接合以形成一3DIC封裝。半導體結構100可包含一基板102，基板102可包含矽、矽化鍺（silicon germanium）、碳化矽（silicon carbon）、III-V族化合物半導體材料或其他類似者。基板102可包含主動組件或電路，例如導電構件、佈值區域、電阻器、電容器、以及其他半導體元件，如電晶體、二極體等。舉例而言，在一些實施例中，該些主動組件或電路可於前段製程（front-end-of-line，以下簡稱FEOL）步驟中形成於基板102之上。舉例而言，在一些實施例中，互連結構（未於附圖中顯示）可於後段製程（back-end-of-line，以下簡稱BEOL）步驟中形成於基板102之第一表面104之上。互連結構包含導電構件，例如導電線路以及形成於絕緣材料中之通路。在一些實施例中，絕緣材料可包含複數個介電質層。
半導體結構100進一步包含複數個第一接合墊110以及複數個第二接合墊120，第一接合墊110及第二接合墊120位於基板102之第一表面104上方。一些通路將第一接合墊110及第二接合墊120電耦合至互連結構中之導電線路，再透過導電線路將第一及第二接合墊110及120電耦合至基板102上之電路。通路亦可耦合位於不同層中之導電線路。導電線路及通路可包含典型用於BEOL步驟之導電材料，如銅（Cu）、鋁（Al）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其之多層或組合。在本揭露之一些實施例中，第一接合墊110及第二接合墊120形成於互連結構之一最上介電質層106中，該互連結構位於基板102之第一表面104之上方。
參照圖1A及1B，在本揭露之一些實施例中，半導體結構100在平面圖中一般為包含長度140及寬度142之方形。配置第一接合墊110及第二接合墊120以形成如圖1A所示之行列陣列。舉例而言，沿著第一方向D1方向配置第一接合墊110及第二接合墊120以形成複數個列，亦沿著第二方向D2方向配置第一接合墊110及第二接合墊120以形成複數個行，第二方向D2與第一方向D1垂直。在本揭露之一些實施例中，第一接合墊110位於中央區域150中，第二接合墊120位於邊緣區域152中，邊緣區域152圍繞中央區域150。換言之，如圖1A所示，第二接合墊120之位置鄰接基板102之邊緣及/或角落。在本揭露之一些實施例中，邊緣區域152之寬度144可等同於或小於半導體結構100之長度140及/或寬度142之十分之一，但並不限制於此。
再參照圖1A及1B，第一接合墊110及第二接合墊120可包含各種形狀。例如，第一接合墊110及第二接合墊120可為圓形、橢圓形、四邊形、八邊形或多邊形，但不限制於此。各個第一接合墊110皆包含一第一寬度W1，各個第二接合墊120皆包含一第二寬度W2。在一些實施例中，第一接合墊110之第一寬度W1實質上不同於第二接合墊120之第二寬度W2 。在本揭露之一些實施例中，第二寬度W2實質上大於第一寬度W1。換言之，至少有一包含第二寬度W2之第二接合墊120，其之第二寬度W2實質上不同於第一接合墊110之第一寬度W1。在本揭露之一些實施例中，第一寬度W1與第二寬度W2間之差異ΔW可與半導體結構100之尺寸及/或厚度有關。舉例而言，ΔW可與半導體結構100之尺寸正相關，但不限制於此。舉例而言，ΔW可與半導體結構100之厚度負相關，但不限制於此。在本揭露之一些實施例中，第二接合墊120之第二寬度W2小於5微米（µm），但不限制於此。
再參照圖1A及1B，至少一第二接合墊120鄰接一第一接合墊110。在本揭露之一些實施例中，同一行或同一列中之鄰接之兩個第一接合墊110，其間包含一距離d1，第二接合墊120與其鄰接之第一接合墊110之間包含一距離d2。在一些實施例中，距離d2實質上小於距離d1。
參照圖2至3，其係根據在一些實施例中本揭露之各個面向說明一半導體結構之示意圖。應理解，為了清楚與簡化，圖1A至1B以及圖2至3中之相似構件使用相同之參考數字。此外，圖1A至1B以及圖2至圖3中之相似元件可包含相似材料，因此為求簡潔而省略該些細節。如圖2至3所示，在本揭露之一些實施例中，半導體結構100可與另一半導體結構200接合以形成一半導體封裝300。半導體結構200可包含半導體結構或封裝組件。在本揭露之一些實施例中，半導體結構200可為一封裝基板長條、中介層晶圓、封裝晶圓、裝置晶圓或其他相同者。
在本揭露之一些實施例中，半導體結構200可包含一第二基板202。第二基板202可包含主動組件或電路，例如導電構件、佈值區域、電阻器、電容器、以及其他半導體元件，如電晶體、二極體等。舉例而言，在一些實施例中，該些主動組件或電路可於FEOL步驟中形成於基板202之上。舉例而言，在一些實施例中，互連結構（未於附圖中顯示）可於BEOL步驟中形成於第二基板202之第二表面204之上。如前所述，互連結構包含導電構件，例如導電線路以及形成於絕緣材料中之通路。在一些實施例中，絕緣材料可包含複數個介電質層。半導體結構200包含複數個第三接合墊210，第三接合墊210位於第二基板202之第二表面204之上。一些通路將第三接合墊210電耦合至互連結構中之導電線路，再透過導電線路將第三接合墊210電耦合至第二基板202上之電路。該些通路亦可耦合位於不同層中之導電線路。導電線路及通路可包含典型用於BEOL步驟中之導電材料。在本揭露之一些實施例中，第三接合墊210形成於互連結構之一最上介電質層206中，該互連結構位於第二基板202之第二表面204之上方。
再參照圖2至3，在本揭露之一些實施例中，配置第三接合墊210以形成一行列陣列。第三接合墊210可包含如前所述之各種形狀，因此為求簡化而省略該些細節。如圖2至3所示，各個第三接合墊210皆包含一第三寬度W3。在本揭露之一些實施例中，第三接合墊210之第三寬度W3可相同於第一接合墊110之第一寬度W1。在本揭露之一些實施例中，第三接合墊210之第三寬度W3可不同於第一接合墊110之第一寬度W1。在本揭露之另一些實施例中，第二接合墊120之第二寬度W2實質上大於第三接合墊210之第三寬度W3。此外，在本揭露之另一些實施例中，鄰接之兩個第三接合墊210間之距離d3可相同於鄰接之兩個第一接合墊110間之距離d1。
參照圖2至3，使用拾起並放置工具以將半導體結構100拾起、放置並堆疊至半導體結構200上方。圖2說明一拾起並放置工具之拾起頭700，配置基板102之第一表面104以面向第二基板202之第二表面204。提供拾起頭700以與半導體結構100之大部分表面積接觸，因此半導體結構100之邊緣可能向上彎曲。因此，如圖2所示，第二接合墊120可向外偏移，第二接合墊120位於半導體結構100之邊緣區域152中，因此偏移之第二接合墊120與其鄰接之第一接合墊110間之距離d2’會大於原本之距離d2。
參照圖3，接著藉由混合接合將半導體結構100接合至半導體結構200。在混合接合中，半導體結構100之第一接合墊110及第二接合墊120接合至半導體結構200之第三接合墊210，半導體結構100之介電質層106接合至半導體結構200之介電質層206。如圖3所示，半導體結構200之第三接合墊210垂直對齊並接觸第一接合墊110，第一接合墊110位於半導體結構100之中央區域150中。更重要地，雖然第二接合墊120可能於拾起並放置步驟之期間向外偏移，如圖3所示，由於擴大之第二接合墊120至少與第三接合墊210部分地接觸，無法對齊之問題可被忽略。因此，建立了半導體結構100與半導體結構200間之電連結。
圖4係根據在一些實施例中本揭露之各個面向說明另一半導體結構310之示意圖。應理解，為了清楚與簡化，圖3及4中之相似構件使用相同之參考數字。此外，圖3及4中之相似元件可包含相似材料，因此為求簡潔而省略該些細節。如圖4所示，在本揭露之一些實施例中，半導體結構100可與另一半導體結構200a接合以形成一半導體封裝310。相似於半導體結構200，半導體結構200a可包含半導體結構或封裝組件，因此以下僅就兩者間之差異詳細說明。半導體結構200a包含複數個第三接合墊210及複數個第四接合墊220，第三接合墊210及第四接合墊220形成於互連結構之最上介電層206中，該互連結構位於基板202之第二表面204之上方。
參照圖4，在本揭露之一些實施例中，配置第三接合墊210及第四接合墊220以形成一行列陣列。在本揭露之一些實施例中，第四接合墊220圍繞第三接合墊210。第三接合墊210及第四接合墊220可包含如前所述之各種形狀，因此為求簡化而省略該些細節。各個第三接合墊210皆包含一第三寬度W3，各個第四接合墊220皆包含一第四寬度W4。在一些實施例中，第三接合墊210之第三寬度W3實質上不同於第四接合墊220之第四寬度W4。在本揭露之另一些實施例中，第四寬度W4實質上大於第三寬度W3。換言之，至少有一包含第四寬度W4之第四接合墊220，其之第四寬度W4實質上不同於第三接合墊210之第三寬度W3。在一些實施例中，第二寬度W2實質上相同於第四寬度W4。
再參照圖4，使用拾起並放置工具以將半導體結構100拾起、放置並堆疊至半導體結構200a上方。在本揭露之一些實施例中，提供拾起頭（未於附圖中顯示）是為了與半導體結構100之大部分表面積接觸，因而半導體結構100之邊緣可能向上彎曲。因此，第一接合墊110可垂直地對齊第三接合墊210。然而，第二接合墊120可能向外偏移，第二接合墊120位於半導體結構100之邊緣區域152中，因此偏移之第二接合墊120與其鄰接之第一接合墊110間之距離d2’會大於原本之距離d2。
再參照圖4，接著藉由混合接合將半導體結構100接合至半導體結構200a以形成半導體封裝310。在混合接合中，半導體結構100之第一接合墊110接合至半導體結構200a之第三接合墊210，半導體結構100之第二接合墊120接合至半導體結構200a之第四接合墊220，半導體結構100之介電質層106接合至半導體結構200a之介電質層206。更重要地，雖然第二接合墊120可能於拾起並放置步驟之期間向外偏移，如圖4所示，由於擴大之第二接合墊120至少與第四接合墊220部分地接觸，無法對齊之問題可被忽略。因此，建立了半導體結構100與半導體結構200a間之電連結。
圖5係根據在一些實施例中本揭露之各個面向說明另一半導體結構320之示意圖。應理解，為了清楚與簡化，圖3及5中之相似構件使用相同之參考數字。此外，圖3及5中之相似元件可包含相似材料，因此為求簡潔而省略該些細節。在本揭露之一些實施例中，提供一半導體結構100a。半導體結構100a可包含相似於半導體結構100之半導體結構，因此以下僅就兩者間之差異詳細說明。在本揭露之一些實施例中，第一接合墊110包含一第一寬度W1，第二接合墊120a包含一第二寬度W2’，第二寬度W2’相同於第一寬度W1。在一些實施例中，半導體結構200a之第四接合墊220之第四寬度W4實質上大於第一寬度W1、第二寬度W2’或第三寬度W3。
參照圖5，使用拾起並放置工具以將半導體結構100a拾起、放置並堆疊至半導體結構200a上方。在本揭露之一些實施例中，提供拾起頭（未於附圖中顯示）是為了與半導體結構100a之大部分表面積接觸，因而半導體結構100a之邊緣可能向上彎曲。因此，第一接合墊110可垂直地對齊第三接合墊210。然而，第二接合墊120a可能向外偏移，第二接合墊120a位於半導體結構100a之邊緣區域152中，因此偏移之第二接合墊120a與其鄰接之第一接合墊110間之距離d2’會大於原本之距離d2。
再參照圖5，接著藉由混合接合將半導體結構100a接合至半導體結構200a以形成一半導體封裝320。在混合接合中，半導體結構100a之第一接合墊110接合至半導體結構200a之第三接合墊210，半導體結構100之第二接合墊120a接合至半導體結構200a之第四接合墊220，半導體結構100a之介電質層106接合至半導體結構200a之介電質層206。更重要地，雖然第二接合墊120a可能於拾起並放置步驟之期間向外偏移，如圖5所示，由於擴大之第二接合墊120a至少與第四接合墊220部分地接觸，無法對齊之問題可被忽略。因此，建立了半導體結構100a與半導體結構200a間之電連結。
圖6A及圖6B係根據在一些實施例中本揭露之各個面向說明一半導體結構100b之示意圖。應理解，為了清楚與簡化，圖1A至1B及圖6A至6B中之相似構件使用相同之參考數字。此外，圖1A至1B及圖6A至6B中之相似元件可包含相似之材料，因此為求簡潔而省略該些細節。半導體結構100b可相似於半導體結構100，因此以下僅就兩者間之差異詳細說明。在一些實施例中，半導體結構100b可包含複數個第一接合墊110、複數個第二接合墊120、以及複數個第五接合墊130，第五接合墊130位於基板102之第一表面104之上方。在本揭露之一些實施例中，第一接合墊110、第二接合墊120、以及第五接合墊130形成於互連結構之一最上介電質層106中，該互連結構位於基板102之第一表面104之上方。
參照圖6A及6B，在本揭露之一些實施例中，半導體結構100b在平面圖中一般為包含長度140及寬度142之方形。配置第一接合墊110、第二接合墊120、以及第五接合墊130以形成如圖6A所示之一行列陣列。舉例而言，沿著第一方向D1方向配置第一接合墊110、第二接合墊120、以及第五接合墊130以形成複數個列，亦沿著第二方向D2方向配置第一接合墊110、第二接合墊120、以及第五接合墊130以形成複數個行，第二方向D2與第一方向D1垂直。在本揭露之一些實施例中，第一接合墊110位於中央區域150中，第二接合墊120位於邊緣區域152中，邊緣區域152圍繞中央區域150，第五接合墊130位於中間區域154中，中間區域154位於中央區域150與邊緣區域152之間。如圖6A所示，第二接合墊120之位置鄰接基板102之邊緣及/或角落。在本揭露之一些實施例中，邊緣區域152之寬度144可等同於或小於半導體結構100b之長度140及/或寬度142之十分之一，但並不限制於此。在本揭露之一些實施例中，中間區域154之寬度146亦可等同於或小於半導體結構100b之長度140及/或寬度142之十分之一，但並不限制於此。
再參照圖6A及6B，第一接合墊110、第二接合墊120、以及第五接合墊130可包含如前所述之各種形狀，因此為求簡化而省略該些細節。各個第一接合墊110皆包含第一寬度W1，各個第二接合墊120皆包含第二寬度W2，各個第五接合墊130皆包含第五寬度W5。在本揭露之一些實施例中，第一寬度W1、第二寬度W2、以及第五寬度W5可為實質上不相同。在本揭露之一些實施例中，第五寬度W5實質上大於第一寬度W1，第二寬度W2實質上大於第五寬度W5。換言之，第二接合墊120位於邊緣區域152中，其具有最大之寬度，第一接合墊110位於中央區域150中，其具有最小之寬度，第五接合墊130位於中間區域154中，其具有介於最大寬度與最小寬度之間之寬度。可歸結為，從中央區域150至邊緣區域152，接合墊之寬度可向外增加。在本揭露之一些實施例中，第二接合墊120之第二寬度W2小於5µm，但不限制於此。
此外，中間區域154可進一步包含第一中間區域1541至第n個中間區域154n，第n個中間區域154n圍繞第n-1個中間區域154(n-1)。第n個中間區域154n中之接合墊包含大於第n-1個中間區域154(n-1)中之接合墊之寬度。換言之，若有需要，位於中央區域150與邊緣區域152間之接合墊之寬度可向外增加。
如前所述，半導體結構100b可接合至另一半導體結構。在本揭露之一些實施例中，使用拾起並放置工具以將半導體結構100b拾起、放置並堆疊至另一半導體結構上方。因此，提供拾起頭（未於附圖中顯示）以與半導體結構100b之大部分表面積接觸，因此半導體結構100b之邊緣可能向上彎曲。因此，第二接合墊120及第五接合墊130可能向外偏移，第二接合墊120位於半導體結構100b之邊緣區域152中，第五接合墊130位於中間區域154中。然而，由於擴大之第二接合墊120以及擴大之第五接合墊130至少與另一半導體結構之接合墊部分地接觸，無法對齊之問題可被忽略，因此建立了電連結。
圖7A及圖7B係根據在一些實施例中本揭露之各個面向說明一半導體結構400之示意圖，圖7A係半導體結構400之平面圖，圖7B係半導體結構400之剖面圖。應理解，圖1A至1B及圖7A至7B中之相似元件可包含相似材料，因此為求簡潔而省略該些細節。在本揭露之一些實施例中，提供一半導體結構400。半導體結構400，例如一晶粒，可與另一半導體結構或封裝組件垂直接合以形成一3DIC封裝。半導體結構400可包含一基板402，基板402可包含主動組件或電路，例如導電構件、佈值區域、電阻器、電容器、以及其他半導體元件，如電晶體、二極體等。舉例而言，在一些實施例中該些主動組件或電路可於FEOL步驟中形成於基板402之上。舉例而言，在一些實施例中互連結構（未於附圖中顯示）可於BEOL步驟中形成於基板402之第一表面404之上。互連結構包含導電構件，例如導電線路以及形成於絕緣材料中之通路，在一些實施例中，絕緣材料可包含複數個介電質層。半導體結構400進一步包含複數個第一接合墊410以及複數個第二接合墊420，第一接合墊410及第二接合墊420位於基板402之第一表面404上方。一些通路將第一接合墊410及第二接合墊420電耦合至在互連結構中之導電線路，再透過導電線路將第一接合墊410及第二接合墊420電耦合至基板402上方之電路。通路亦可耦合位於不同層中之導電線路。在本揭露之一些實施例中，第一接合墊410及第二接合墊420形成於互連結構之一最上介電質層406中，該互連結構位於基板402之第一表面404之上方。
參照圖7A及7B，在本揭露之一些實施例中，半導體結構400在平面圖中一般為包含長度440及寬度442之方形。配置第一接合墊410及第二接合墊420以形成如圖7A所示之一行列陣列。舉例而言，沿著第一方向D1方向配置第一接合墊410及第二接合墊420以形成複數個行，亦沿著第二方向D2方向配置第一接合墊410及第二接合墊420以形成複數個列，第二方向D2與第一方向D1垂直。在本揭露之一些實施例中，第一接合墊410位於中央區域450中，第二接合墊420位於邊緣區域452中，邊緣區域452位於圍繞中央區域450。換言之，如圖7所示，第二接合墊420之位置鄰接基板402之邊緣及/或角落。在本揭露之一些實施例中，邊緣區域452之寬度444可等同於或小於半導體結構400之長度440及/或寬度442之十分之一，但並不限制於此。
再參照圖7A及7B，第一接合墊410及第二接合墊420可包含如前所述之各種形狀，因此為求簡化而省略該些細節。各個第一接合墊410皆包含第一寬度W1，各個第二接合墊420皆包含第二寬度W2。在本揭露之一些實施例中，第一接合墊410之第一寬度W1實質上等同於第二接合墊420之第二寬度W2，但不限制於此。如圖7A及7B所示，複數個第一接合墊410彼此可間隔一第一距離d1並配置於複數個列中，且於列之一端上，至少一第二接合墊420鄰接一第一接合墊410。在一些實施例中，於列之一端之第二接合墊420及其鄰接之第一接合墊410之間之第二距離d2實質上不同於第一距離d1。在本揭露之一些實施例中，d2小於第一距離d1。在本揭露之一些實施例中，第一距離d1與第二距離d2間之差異Δd可與半導體結構400之尺寸及/或厚度相關。舉例而言，Δd可與半導體結構400之尺寸正相關，但不限制於此。舉例而言，ΔW可與半導體結構400之厚度負相關，但不限制於此。
此外，在本揭露之一些實施例中，第一接合墊410彼此可間隔第一距離d1並配置於複數個行中，且於列之一端上，至少一第二接合墊420鄰接一第一接合墊410，該第二接合墊420位於行之一端。在一些實施例中，於行之一端之第二接合墊420及其鄰接之第一接合墊410之間之第二距離d2實質上不同於第一距離d1。在本揭露之一些實施例中，第二距離d2小於第一距離d1。在本揭露之一些實施例中，第一距離d1及第二距離d2之差異Δd可與半導體結構400之尺寸及/或厚度相關。舉例而言，Δd可與半導體結構400之尺寸正相關，但不限制於此。舉例而言，ΔW可與半導體結構400之厚度負相關，但不限制於此。
應可理解，第二接合墊420與第一接合墊410之間之第二距離d2小於鄰接之兩個第一接合墊410之間之第一距離d1，第二接合墊420位於邊緣區域452中，第一接合墊410位於中央區域450中。此外，複數個第三接合墊422之位置最靠近第一基板402之角落。第三接合墊422包含一第三寬度W3，第三接合墊422之第三寬度W3可相同於第二接合墊420之第二寬度W2，但不限制於此。如圖7A所示，第三接合墊422之位置沿著第一方向D1鄰接一第二接合墊420。第三接合墊422之位置亦沿著第二方向D2鄰接一第二接合墊420。換言之，第三接合墊422在一垂直於列之方向上鄰接一第二接合墊420。亦在一垂直於行之方向上鄰接一第二接合墊420，該方向與列平行。因此，在平行於列之方向（第二方向D2）上之第三接合墊422與其鄰接之第二接合墊420之間，以及在垂直於列之方向（第一方向D1）上之第三接合墊422與其鄰接之第二接合墊420之間，第三距離d3被定義。在一些實施例中，在第一方向D1及第二方向D2上，第三距離d3等同於第二距離d2。
圖8至9係根據在一些實施例中本揭露之各個面向說明一半導體結構600之示意圖。應理解，為了清楚與簡化，圖7A至7B及圖8至9中之相似構件使用相同之參考數字。此外，圖7A至7B及圖8至9中之相似元件可包含相似材料，因此為求簡潔而省略該些細節。如圖8至9所示，在本揭露之一些實施例中，半導體結構400可與另一半導體結構500接合以形成一半導體封裝600。半導體結構500可包含半導體結構或封裝組件。在本揭露之一些實施例中，半導體結構500可為封裝基板長條、中介層晶圓、封裝晶圓、裝置晶圓或其他相同者。在本揭露之一些實施例中，半導體結構500可包含一第二基板502，第二基板502可包含主動組件或電路，例如導電構件、佈值區域、電阻器、電容器、以及其他半導體元件，如電晶體、二極體等。舉例而言，在一些實施例中，該些主動組件或電路可於FEOL步驟中形成於基板502之上。舉例而言，在一些實施例中，互連結構（未於附圖中顯示）可於BEOL步驟中形成於第二基板502之第二表面504之上。如前所述，互連結構包含導電構件，例如導電線路以及形成於絕緣材料中之通路。在一些實施例中，絕緣材料可包含複數個介電質層。
半導體結構500包含複數個第四接合墊510，第四接合墊510位於第二基板502之第二表面504之上。一些通路將第四接合墊510電耦合至互連結構中之導電線路，再透過導電線路將第四接合墊510電耦合至第二基板502上方之電路。通路亦可耦合位於不同層中之導電線路。導電線路及通路可包含典型用於BEOL步驟中之導電材料。在本揭露之一些實施例中，第四接合墊510形成於互連結構之一最上介電質層506中，該互連結構位於第二基板502之第二表面504之上方。
參照圖8至9，在本揭露之一些實施例中，配置第四接合墊510以形成一行列陣列。第四接合墊510可包含如前所述之各種形狀，因此為求簡化而省略該些細節。如圖8至9所示，各個第四接合墊510皆包含一寬度W4。在本揭露之一些實施例中，第四接合墊510之寬度W4可相同於第一接合墊410之第一寬度W1，但不限制於此。在本揭露之另一些實施例中，鄰接之兩個第四接合墊510間之第四距離d4可相同於鄰接之兩個第一接合墊410間之第一距離d1。
參照圖8，使用拾起並放置工具以將半導體結構400拾起、放置並堆疊至半導體結構500上方。圖8說明一拾起並放置工具之拾起頭700，配置第一基板402之第一表面404以面向第二基板502之第二表面504。提供拾起頭700是為了與半導體結構400之大部分表面積接觸，因此半導體結構400之邊緣可能向上彎曲。因此，如圖8所示，第二接合墊420可能向外偏移，第二接合墊420位於半導體結構400之邊緣區域452中，因此偏移之第二接合墊420與其鄰接之第一接合墊410間之距離d2’會大於原本之第二距離d2。此外，第三接合墊422可能偏移，其接近半導體結構400之角落，因此偏移之第三接合墊422與其鄰接之第二接合墊420間之距離（未於附圖中顯示）會大於原本之距離d2。
參照圖9，接著藉由混合接合將半導體結構400接合至半導體結構500以形成一半導體封裝600。在混合接合中，半導體結構400之第一接合墊410、第二接合墊420、以及第三接合墊422接合至半導體結構500之第四接合墊510，半導體結構400之介電質層406接合至半導體結構500之介電質層506。換言之，第四接合墊510至少垂直地對齊第一接合墊410，第一接合墊410位於半導體結構400之中央區域450中。更重要地，雖然第二接合墊420及第三接合墊422可能於拾起並放置步驟之期間向外偏移，如圖9所示，由於原本之第二距離d2較小且向外偏移之第二接合墊420至少與第四接合墊510部分地接觸，無法對齊之問題可減輕。因此，建立了半導體結構400與半導體結構500間之電連結。
請參照圖10，其係根據在一些實施例中本揭露之各個面向說明另一半導體結構610之示意圖。應理解，為了清楚與簡化，圖9及10中之相似構件使用相同之參考數字。此外，圖9及10中之相似元件可包含相似材料，因此為求簡潔而省略該些細節。如圖10所示，在本揭露之一些實施例中，半導體結構400a可與另一半導體結構500a接合以形成一半導體封裝610。相似於半導體結構400，半導體結構400a可包含半導體結構或封裝組件，因此以下僅就兩者間之差異詳細說明。在半導體結構400a中，第二接合墊420a與其鄰接之第一接合墊410之間之第二距離d2相同於鄰接之兩個第一接合墊410之間之第一距離d1。
參照圖10，半導體結構500a可包含相似於半導體結構500之半導體結構或封裝組件，因此以下僅就兩者間之差異詳細說明。半導體結構500a包含複數個第四接合墊510及複數個第五接合墊520a，第四接合墊510及第五接合墊520a位於基板502之第二表面504之上。在本揭露之一些實施例中，配置第四接合墊510及第五接合墊520a以形成一行列陣列。在本揭露之一些實施例中，第五接合墊520a圍繞第四接合墊510。第四接合墊510及第五接合墊520a可包含如前所述之各種形狀，因此為求簡化而省略該些細節。在本揭露之一些實施例中，第四接合墊510及第五接合墊520a可包含相同之寬度W4，但不限制於此。寬度W4可相同於第一接合墊410之第一寬度W1，但不限制於此。在本揭露之一些實施例中，第四接合墊510彼此可間隔一第四距離d4並配置於複數個行或列中。於行或列之一端點上，至少一第五接合墊520a鄰接一第四接合墊510。更重要地，於行或列之一端，第五接合墊520a及其鄰接第四接合墊510之間之第五距離d5實質上不同於第四距離d4。在本揭露之一些實施例中，第五距離d5大於第四距離d4。在本揭露之一些實施例中，第五距離d5及第四距離d4之差異Δd可與半導體結構400a之尺寸及/或厚度相關。
再參照圖10，使用拾起並放置工具以將半導體結構400a拾起、放置並堆疊至半導體結構500a上方。在本揭露之一些實施例中，提供拾起頭（未於附圖中顯示）是為了與半導體結構400a之大部分表面積接觸，因而半導體結構400a之邊緣可能向上彎曲。因此，第一接合墊410可垂直地對齊第四接合墊510。然而，第二接合墊420a可能向外偏移，第二接合墊420a位於半導體結構400a之邊緣區域452中，因此偏移之第二接合墊420a與其鄰接之第一接合墊410間之距離d2’會大於原本之距離d2。
再參照圖10，接著藉由混合接合將半導體結構400a接合至半導體結構500a以形成一半導體封裝610。在混合接合中，半導體結構400a之第一接合墊410接合至半導體結構500a之第四接合墊510，半導體結構400a之第二接合墊420a接合至半導體結構500a之第五接合墊520a，半導體結構400a之介電質層406接合至半導體結構500a之介電質層506。更重要地，雖然第二接合墊420可能於拾起並放置步驟之期間向外偏移，如圖10所示，由於第四接合墊510與第五接合墊520a之間之第五距離d5較大且向外偏移之第二接合墊420a至少與第五接合墊520a部分地接觸，無法對齊之問題可被減輕。因此，建立了半導體結構400a與半導體結構500a間之電連結。
圖11A至11B及圖12係根據在一些實施例中本揭露之各個面向說明一半導體結構400b之示意圖。應理解，為了清楚與簡化，圖11A至11B及圖12中之相似構件使用相同之參考數字。此外，圖11A至11B及12中之相似元件可包含相似材料，因此為求簡潔而省略該些細節。半導體結構400b可包含相似於半導體結構400之半導體結構或封裝組件，因此以下僅就兩者間之差異詳細說明。半導體結構400b包含複數個第一接合墊410、複數個第二接合墊420、以及複數個第六接合墊430，第一接合墊410、第二接合墊420、以及第六接合墊430形成於互連結構之最上介電質層406中，該互連結構位於基板402之第一表面404之上方。
參照圖11A至11B及圖12，在本揭露之一些實施例中，在平面圖中，半導體結構400b一般為包含長度440及寬度442之方形。配置第一接合墊410、第二接合墊420、以及第六接合墊430以形成如圖11A所示之一行列陣列。舉例而言，沿著第一方向D1方向配置第一接合墊410、第二接合墊420、以及第六接合墊430以形成複數個行，亦沿著第二方向D2方向配置第一接合墊410、第二接合墊420、以及第六接合墊430以形成複數個列，第二方向D2與第一方向D1垂直。在本揭露之一些實施例中，第一接合墊410位於中央區域450中，第六接合墊430位於邊緣區域454，邊緣區域454圍繞中央區域450，第二接合墊420位於中間區域452，中間區域452位於中央區域450與邊緣區域454之間。如圖11A所示，第六接合墊430之位置鄰接基板402之邊緣及/或角落。如圖11A及11B所示，複數個第一接合墊410彼此可間隔第一距離d1並配置於複數個列中，且於列之一端上，至少一第二接合墊420鄰接一第一接合墊410。此外，第六接合墊430沿著同一列鄰接第二接合墊420。更重要地，第二接合墊420與其鄰接之第一接合墊410之間之第二距離d2實質上不同於第一距離d1，該第一接合墊410位於列之一端上，第六接合墊430與其鄰接之第二接合墊420之間之第六距離d6實質上不同於第二距離d2。在本揭露之一些實施例中，如圖11A及11B所示，第二距離d2小於第一距離d1，第六距離d6小於第二距離d2。在本揭露之一些實施例中，如圖12所示，第二距離d2大於第一距離d1，第六距離d6大於第二距離d2。此外，在本揭露之一些實施例中，配置於同一列及/或行之接合墊之間之距離可從中央區域450輻射狀地增加或減少。
如前所述，半導體結構400b可接合至另一半導體結構。在本揭露之一些實施例中，使用拾起並放置工具以將半導體結構400b拾起、放置並堆疊至另一半導體結構上方。因此，提供拾起頭（未於附圖中顯示）以與半導體結構400b之大部分表面積接觸，因此半導體結構400b之邊緣可能向上彎曲。因此，第二接合墊420以及第六接合墊430可能向外偏移，第二接合墊420位於半導體結構400b之中間區域452中，第六接合墊430位妤邊緣區域454中。然而，由於原本之第二/第六距離d2/d6較小且向外偏移之第二/第六接合墊420/430至少部分地接觸另一半導體結構之接合墊，因此建立了電連結。
圖13係根據本揭露之一些實施例表示用以製造一半導體結構之方法10a之流程圖。用以製造一半導體結構之方法10a包含步驟12，其提供一基板，該基板包含一第一表面。用以製造一半導體封裝之方法10a進一步包含步驟14a，其於第一表面上形成複數個開口。值得注意的是，該複數個開口包含複數個第一開口以及複數個第二開口，且該等第一開口之第一寬度實質上不同於該等第二開口之第二寬度。用以製造一半導體結構之方法10a進一步包含步驟16，其放置導電材料以填充該複數個開口。以下將根據一個或多個實施例，進一步描述用以製造一半導體結構之方法10a。
圖14至15說明一半導體結構800在各個製造階段之剖面圖，各個製造階段係根據本揭露在一些實施例中之各個面向而建構。在本揭露之一些實施例中，根據步驟12提供一基板802，基板802包含第一表面804。舉例而言，在一些實施例中，基板802可包含主動組件或電路，該主動組件或電路形成於FEOL步驟中。舉例而言，在一些實施例中，互連結構（未於附圖中顯示）可於BEOL步驟中形成於基板802之第一表面804之上方。互連結構包含一最上介電質層806。根據步驟14a，接著於最上介電質層806中形成複數個開口，最上介電質層806位於第一表面804之上方。值得注意的是，該複數個開口進一步包含複數個第一開口806以及複數個第二開口808。在本揭露之一些實施例中，半導體結構800在平面圖中一般為包含一長度（未於附圖中顯示）及一寬度（未於附圖中顯示）之方形。配置第一開口806及第二開口808以形成一行列陣列。在本揭露之一些實施例中，第二開口808圍繞第一開口806。更重要地，如圖14所示，第一開口806包含第一寬度W1，第二開口808包含第二寬度W2，第二寬度W2大於第一寬度W1。在本揭露之一些實施例中，第一寬度W1與第二寬度W2間之差異ΔW可與半導體結構800之尺寸及/或厚度相關。舉例而言，ΔW可與半導體結構800之尺寸正相關，但不限制於此。舉例而言，ΔW可與半導體結構800之厚度負相關，但不限制於此。此外，如圖14所示，至少一第二開口808鄰接一第一開口806，且第二開口808與其鄰接之第一開口806間之距離d2小於鄰接之兩個第一開口806間之距離d1。
參照圖15，根據步驟16，接著放置導電材料以填充開口。隨後可實施平坦化步驟以移除多餘之導電材料。因此，得到複數個第一接合墊810以及複數個第二接合墊820。第二接合墊820之第二寬度W2大於第一接合墊810之第一寬度W1。應注意，於步驟14a中可修改參數，例如開口之寬度，以得到上述之接合墊，為求簡潔而省略該些細節。
圖16係根據本揭露之一些實施例表示用以製造一半導體結構之方法10b之流程圖。用以製造一半導體結構之方法10b包含步驟12，其提供一基板，該基板包含一第一表面。用以製造一半導體結構之方法10b進一步包含步驟14b，其於第一表面上形成複數個開口。值得注意的是，該複數個開口包含複數個第一開口以及複數個第二開口，至少該等第二開口中之一者鄰接一個第一開口，且鄰接之兩個第一開口間之第一距離實質上不同於一第二開口與其鄰接之第一開口間之第二距離。用以製造一半導體結構之方法10b進一步包含步驟16，其放置導電材料以填充該複數個開口。以下將根據一個或多個實施例進一步描述用以製造一半導體結構之方法10b。
圖17至18說明在各個製造階段之半導體結構900之剖面圖，各個製造階段係根據本揭露在一些實施例中之各個面向而建構。在本揭露之一些實施例中，根據步驟12提供基板902，基板902包含第一表面904。舉例而言，在一些實施例中，基板902可包含主動組件或電路，該主動組件或電路形成於FEOL步驟中。舉例而言，在一些實施例中，互連結構（未於附圖中顯示）可於BEOL步驟中形成於基板902之第一表面904之上方。互連結構包含一最上介電質層906。根據步驟14b，接著於最上介電質層906中形成複數個開口，最上介電質層906位於第一表面904之上。值得注意的是，該複數個開口進一步包含複數個第一開口906以及複數個第二開口908。在本揭露之一些實施例中，半導體結構900在平面圖中一般為包含一長度（未於附圖中顯示）及一寬度（未於附圖中顯示）之方形。配置第一開口906及第二開口908以形成一行列陣列。在本揭露之一些實施例中，第二開口908圍繞第一開口906。更重要地，如圖17所示，第一開口906包含第一寬度W1，第二開口908包含第二寬度W2，第二寬度W2可實質上相同於大於第一寬度W1。此外，至少一第二開口908鄰接一第一開口906。鄰接之兩個第一開口906間之距離d1實質上不同於第二開口908與其鄰接之第一開口906間之距離d2。在本揭露之一些實施例中，如圖17所示，第二距離d2小於第一距離d1。然而，在本揭露之一些實施例中，如圖19所示，距離d2大於距離d1。在本揭露之一些實施例中，第一距離d1與第二距離d2間之差異Δd可與半導體結構900之尺寸及/或厚度相關。舉例而言，Δd可與半導體結構900之尺寸正相關，但不限制於此。舉例而言，Δd可與半導體結構900之厚度負相關，但不限制於此。
參照圖18，根據步驟16，接著放置導電材料以填充開口。隨後可實施平坦化步驟以移除多餘之導電材料。因此，得到複數個第一接合墊910以及複數個第二接合墊920。應注意，於步驟14b中可修改參數，例如開口之寬度，以得到上述之接合墊，為求簡潔而省略該些細節。
於本揭露中，位於邊緣區域之接合墊可往中央區域向內移動，或製成與位於中央區域之接合墊相比，更大之接合墊。因此，當邊緣區域之接合墊與其鄰接之中央區域之接合墊之間之距離，於拾起並放置步驟期間被增加時，無法對齊之問題減輕了。另一方面，位於邊緣區域之接合墊可從中央區域向外移動，或製成與位於中央區域之接合墊相比，更大之接合墊。因此，當半導體結構接合至另一半導體結構時，該另一半導體結構於拾起並放置步驟期間受有接合墊偏移之問題，無法對齊之問題仍可減輕。
在一些實施例中，提供一半導體結構。該半導體結構包含一第一基板、至少一第一接合墊、以及至少一第二接合墊。該第一基板包含一第一表面，該第一接合墊位於第一表面之上且包含一第一寬度，該第二接合墊位於第一表面之上且包含一第二寬度。在一些實施例中，第二寬度實質上不同於第一寬度。
在一些實施例中，提供一半導體結構。該半導體結構包含一第一基板、複數個第一接合墊、以及複數個第二接合墊。該第一基板包含一第一表面，該第一接合墊位於該第一表面，該第二接合墊位於該第一表面。在一些實施例中，複數個第一接合墊彼此間隔一第一距離並配置於複數個列中，至少一第二接合墊位於第一列中並鄰接該列一端點上之一第一接合墊，且位於該列之該端點上之該第一接合墊與該第二接合墊之間之第二距離實質上不同於第一距離。
在一些實施例中，提供用以製造一半導體結構之方法。該方法包含提供一基板包含一第一表面，於該第一表面上形成複數個開口，並放置導電材料以填充該複數個開口。在一些實施例中，該複數個開口包含複數個第一開口及複數個第二開口，且第一開口之第一寬度實質上不同於第二開口之第二寬度。
前述內容概述數個實施例之特徵，以使熟習此項技術者可更佳地理解本揭露之各面向。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
10a‧‧‧用以製造一半導體結構之方法10b‧‧‧用以製造一半導體結構之方法12‧‧‧步驟14a‧‧‧步驟14b‧‧‧步驟16‧‧‧步驟100‧‧‧半導體結構100a‧‧‧半導體結構100b‧‧‧半導體結構102‧‧‧基板104‧‧‧第一表面106‧‧‧最上介電質層/介電質層110‧‧‧第一接合墊120‧‧‧第二接合墊120a‧‧‧第二接合墊130‧‧‧第五接合墊140‧‧‧長度142‧‧‧寬度144‧‧‧寬度146‧‧‧寬度150‧‧‧中央區域152‧‧‧邊緣區域154‧‧‧中間區域1541‧‧‧第一中間區域154(n-1)‧‧‧第n-1個中間區域154n‧‧‧第n個中間區域200‧‧‧半導體結構200a‧‧‧半導體結構202‧‧‧第二基板/基板204‧‧‧第二表面206‧‧‧最上介電質層/介電質層210‧‧‧第三接合墊220‧‧‧第四接合墊300‧‧‧半導體封裝310‧‧‧半導體結構/半導體封裝320‧‧‧半導體結構/半導體封裝400‧‧‧半導體結構400a‧‧‧半導體結構400b‧‧‧半導體結構402‧‧‧第一基板/基板404‧‧‧第一表面406‧‧‧最上介電質層/介電質層410‧‧‧第一接合墊420‧‧‧第二接合墊420a‧‧‧第二接合墊422‧‧‧第三接合墊430‧‧‧第六接合墊440‧‧‧長度442‧‧‧寬度444‧‧‧寬度450‧‧‧中央區域452‧‧‧邊緣區域（圖7A）/中央區域（圖11A）454‧‧‧邊緣區域500‧‧‧半導體結構500a‧‧‧半導體結構502‧‧‧第二基板/基板504‧‧‧第二表面506‧‧‧最上介電質層/介電質層510‧‧‧第四接合墊520a‧‧‧第五接合墊600‧‧‧半導體結構/半導體封裝610‧‧‧半導體結構/半導體封裝700‧‧‧拾起頭800‧‧‧半導體結構802‧‧‧基板804‧‧‧第一表面806‧‧‧最上介電質層/第一開口808‧‧‧第二開口810‧‧‧第一接合墊820‧‧‧第二接合墊900‧‧‧半導體結構902‧‧‧基板904‧‧‧第一表面906‧‧‧最上介電質層/第一開口908‧‧‧第二開口910‧‧‧第一接合墊920‧‧‧第二接合墊D1‧‧‧第一方向D2‧‧‧第二方向W1‧‧‧第一寬度W2‧‧‧第二寬度W2’‧‧‧第二寬度W3‧‧‧第三寬度/寬度W4‧‧‧第四寬度/寬度W5‧‧‧第五寬度d1‧‧‧第一距離/距離d2‧‧‧第二距離/距離d2’‧‧‧距離d3‧‧‧第三距離/距離d4‧‧‧第四距離d5‧‧‧第五距離d6‧‧‧第六距離
根據以下之詳細描述並配合附圖進行閱讀可以最佳地理解本揭露之各個面向。應注意，根據產業之標準作法，各構件並未按照比例繪製。事實上，為了討論之清楚各構件之尺寸可被任意增加或減少。 圖1A及圖1B係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖，其中圖1A係該半導體結構之平面圖，圖1B係該半導體結構之剖面圖。 圖2至3係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖。 圖4係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖。 圖5係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖。 圖6A及圖6B係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖，其中圖6A係該半導體結構之平面圖，圖6B係該半導體結構之剖面圖。 圖7A及圖7B係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖，其中圖7A係該半導體結構之平面圖，圖7B係該半導體結構之剖面圖。 圖8至9係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖。 圖10係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖。 圖11A及圖11B係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖，其中11A係該半導體結構之平面圖，圖11B係該半導體結構之剖面圖。 圖12係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖。 圖13係根據本揭露之一些實施例表示用以製造一半導體結構之方法之流程圖。 圖14至15說明一半導體結構在各個製造階段之剖面圖，該各個製造階段係根據本揭露在一些實施例中之各個面向而建構。 圖16係根據本揭露之一些實施例表示用以製造一半導體結構之方法之流程圖。 圖17至18說明一半導體結構在各個製造階段之剖面圖，該各個製造階段係根據本揭露在一些實施例中之各個面向而建構。 圖19係根據在一些實施例中本揭露之各個面向之一半導體結構之示意圖。
100‧‧‧半導體結構
106‧‧‧最上介電質層/介電質層
110‧‧‧第一接合墊
120‧‧‧第二接合墊
140‧‧‧長度
142‧‧‧寬度
144‧‧‧寬度
150‧‧‧中央區域
152‧‧‧邊緣區域
D1‧‧‧第一方向
D2‧‧‧第二方向
W1‧‧‧第一寬度
W2‧‧‧第二寬度
d1‧‧‧第一距離/距離
d2‧‧‧第二距離/距離

Claims (10)

  1. 一種半導體結構，包含：一第一基板，包含一第一表面；一第二基板，包含面向該第一表面的一第二表面；至少一第一接合墊，位於該第一表面之上方並包含一第一寬度；至少一第二接合墊，位於該第一表面之上方並包含一第二寬度，其中該第二寬度實質上不同於該第一寬度；第三接合墊，位於該第一基板之該第一表面上及該第一接合墊與該第二接合墊之間，其中該第三接合墊包含大於該第一寬度且小於該第二寬度之第三寬度；及至少一第四接合墊，位於該第二表面之上方並包含一第四寬度，其中該第四接合墊接觸該第一接合墊。
  2. 如請求項1之半導體結構，其進一步包含設置於所述第二表面上之複數個第五接合墊，其中所述第五接合墊包含大於所述第四寬度之第五寬度，且所述第五接合墊接觸所述第二接合墊。
  3. 如請求項2之半導體結構，其中所述第四寬度與所述第一接合墊之所述第一寬度相同或不同。
  4. 一種半導體結構，其包含：第一基板，其包含第一表面；介電質層，其設置於所述第一表面上；複數個第一接合墊，其嵌入所述第一表面上之所述介電質層中並包含第一寬度；複數個第二接合墊，其嵌入所述第一表面上之所述介電質層中並包含小於所述第一寬度之第二寬度，其中所述第二接合墊配置成圍繞所述第一接合墊形成第一框架圖案，且所述第一接合墊藉由所述第一框架圖案與所述第一基板之邊緣分隔開；第二基板，其包含面向所述第一基板之所述第一表面之第二表面；複數個第三接合墊，其設置於所述第二表面上並包含第三寬度；及複數個第四接合墊，其設置於所述第二表面上並包含大於所述第三寬度之第四寬度，其中所述第四接合墊配置成圍繞所述第三接合墊形成第二框架圖案，且所述第三接合墊藉由所述第二框架圖案與所述第二基板之邊緣分隔開；其中所述第三接合墊與所述第一接合墊實體接觸，所述第四接合墊與所述第二接合墊實體接觸，使得所述第一基板與所述第二基板彼此接合，所述複數個第一接合墊彼此間隔開第一距離且配置成複數個列，所述第二接合墊中之兩者設置於每一列之兩個相對端並在每一列之所述端處鄰接所述第一接合墊，所述列之所述端處之所述第一接合墊與所述第二接合墊之間的第 二距離實質上不同於所述第一距離，所述介電質層之一部分與所述第四接合墊接觸，且所述第一基板之至少一側壁與所述第二基板之側壁對齊，且其中所述第一接合墊及所述第二接合墊配置成形成複數個第一行，所述第二接合墊中之兩者設置於每一第一行之兩個相對端，所述第三接合墊及所述第四接合墊配置成在所述第二基板上形成複數個第二行及複數個第二列，所述第四接合墊中之兩者設置於每一第二行之兩個相對端及每一第二列之兩個相對端。
  5. 如請求項4之半導體結構，其中所述第二距離大於所述第一距離。
  6. 如請求項4之半導體結構，其中所述第二距離小於所述第一距離。
  7. 一種用於形成半導體結構之方法，其包含：提供包含第一表面之第一基板且設置於所述第一表面上之介電質層；在所述第一表面上方之所述介電質層中形成複數個開口；設置導電材料以填充所述複數個開口，從而形成複數個第一接合墊；提供包含第二表面之第二基板且設置於所述第二表面上之複 數個第二接合墊；及將所述複數個第一接合墊與所述複數個第二接合墊接合，其中所述複數個開口中之每一者中之所述導電材料永久地由所述介電質層圍繞，所述複數個開口包括複數個第一開口及複數個第二開口，且所述第一開口之第一寬度實質上不同於所述第二開口之第二寬度，所述第一接合墊中之至少一者與所述第二接合墊中之一者實體接觸，所述第一基板之至少一側壁與所述第二基板之側壁對齊，所述第一接合墊在所述接合之前彼此分隔開第一距離，所述第一接合墊在所述接合之後彼此分隔開第二距離，且所述第二距離大於所述第一距離。
  8. 一種半導體結構，其包含：第一基板；第一介電質層，其設置於所述第一基板上方；複數個第一接合墊，其設置於所述第一介電質層中並包含第一寬度；複數個第二接合墊，其設置於所述第一介電質層中並包含大於所述第一寬度之第二寬度，其中所述第二接合墊配置成圍繞所述第一接合墊形成框架圖案；第二基板；及第二介電質層，其設置於所述第二基板上方，其中所述第二介電質層之一部分與所述第二接合墊實體接觸，且 其中所述第一接合墊及所述第二接合墊配置成形成複數個行及複數個列，且所述第二接合墊中之兩者設置在每一行之兩個相對端及每一列之兩個相對端。
  9. 一種半導體結構，其包含：第一基板，其包含一第一表面；介電質層，其設置於所述第一表面上並包含一第一介電質層及一第二介電質層；複數個第一接合墊，其設置於所述第一介電質層中並包含第一寬度；複數個第二接合墊，其設置於所述第一介電質層中並包含小於所述第一寬度之第二寬度，其中所述第二接合墊配置成圍繞所述第一接合墊形成框架圖案；第二基板，其包含面向所述第一表面的一第二表面，其中所述介電質層設置於所述第一基板與所述第二基板之間；及複數個第三接合墊，其設置於所述第二表面上並包含一第三寬度，其中所述複數個第三接合墊嵌入於所述第二介電質層中，其中所述複數個第三接合墊中的至少一個與所述複數個第一接合墊中的至少一個物理接觸，使得所述第一介電質層及所述第二介電質層彼此接合，其中所述第一接合墊及所述第二接合墊配置成形成複數個行及複數個列，且所述第二接合墊中之兩者設置在每一第一行之兩個相對端及每一第一列之兩個相對端，及 其中所述第一接合墊彼此分隔開第一距離，且所述第二接合墊與其鄰接所述第一接合墊分隔開第二距離，且所述第二距離大於所述第一距離。
  10. 一種用於形成半導體結構之方法，其包含：提供第一基板；在所述第一基板上方形成包含複數個第一開口及複數個第二開口之介電質層；用導電材料填充所述第一開口及所述第二開口，以形成複數個第一接合墊及複數個第二接合墊；提供包含複數個第三接合墊之第二基板；及將所述第一接合墊及所述第二接合墊與所述第三接合墊接合，其中所述第一接合墊中之一者在所述接合之前與所述第二接合墊中之一者分隔開第一距離，所述第一接合墊中之所述一者在所述接合之後與所述第二接合墊中之所述一者分隔開第二距離，且所述第二距離大於所述第一距離。
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