JP2867313B2 - セラミック基板 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、セラミック基板に関
し、詳しくは、フリップチップ方式などにより集積回路
を接続するための接続端子群や、セラミック基板を外部
回路基板に接続するためにボールグリッドアレイやピン
グリッドアレイなどと呼ばれる接続端子群を備えたセラ
ミック基板（以下、単に基板ともいう）に関する。
し、詳しくは、フリップチップ方式などにより集積回路
を接続するための接続端子群や、セラミック基板を外部
回路基板に接続するためにボールグリッドアレイやピン
グリッドアレイなどと呼ばれる接続端子群を備えたセラ
ミック基板（以下、単に基板ともいう）に関する。
【０００２】
【従来の技術】多くの入出力端子を必要とする高集積化
された集積回路の入出力（接続）端子をチップの一方面
の全面に配置し、この集積回路をフェイスダウンでセラ
ミック基板（パッケージ）に設けた接続端子と直接、溶
融して接続するフリップチップ方式と呼ばれる接続方式
がある。こうしたフリップチップタイプの集積回路のよ
うに全面に入出力端子（バンプ）を備えた素子を実装す
るセラミック基板の接続端子（パッド）の平面形状は、
従来、集積回路の入出力端子と同じ配置で単に円形や正
方形に形成されている。すなわち、図６に示したよう
に、基板２１表面に形成された接続端子用のメタライズ
層２３の平面形状は円形等であり、この上に鍍金層やハ
ンダ層を形成している。そして、実装に際しては、基板
の接続端子（以下、単に端子ともいう）と集積回路の端
子が一致するようにして重ね、加熱によって前もって集
積回路の端子や基板の端子に形成しておいたハンダを溶
融することにより、ハンダ付けすることにより接続され
る。
された集積回路の入出力（接続）端子をチップの一方面
の全面に配置し、この集積回路をフェイスダウンでセラ
ミック基板（パッケージ）に設けた接続端子と直接、溶
融して接続するフリップチップ方式と呼ばれる接続方式
がある。こうしたフリップチップタイプの集積回路のよ
うに全面に入出力端子（バンプ）を備えた素子を実装す
るセラミック基板の接続端子（パッド）の平面形状は、
従来、集積回路の入出力端子と同じ配置で単に円形や正
方形に形成されている。すなわち、図６に示したよう
に、基板２１表面に形成された接続端子用のメタライズ
層２３の平面形状は円形等であり、この上に鍍金層やハ
ンダ層を形成している。そして、実装に際しては、基板
の接続端子（以下、単に端子ともいう）と集積回路の端
子が一致するようにして重ね、加熱によって前もって集
積回路の端子や基板の端子に形成しておいたハンダを溶
融することにより、ハンダ付けすることにより接続され
る。
【０００３】一方、こうしたセラミック基板は、次のよ
うにして製造される。すなわち、アルミナ粉体などのセ
ラミック粉末に有機樹脂や溶剤を加えてドクターブレー
ド法により成形したグリーンシートに、モリブデンやタ
ングステン粉末主体の金属ペーストをスクリーン印刷し
たり、シートに穿孔して金属ペーストを充填する等した
後に、これを複数枚積層し、同時焼成することにより、
回路配線やビアホールを有するセラミック基板を製造し
ている。すなわち、図７に示したように、セラミック基
板２１における接続端子用のメタライズ層２３の群は、
焼成前の基板（グリーンシート２５）に、集積回路など
の端子に合致する所定のピッチや配置（パターン）で金
属ペーストを印刷しておき、これを基板とともに焼成
（コファイヤ）することで形成している。この焼成にお
いてセラミックは焼結収縮を起こすので、焼成前の基板
に印刷される端子用のメタライズ層のパターンは、所定
の焼結収縮率が加味されたものであり、焼成後において
所望とする寸法ないし配置（間隔）のメタライズ層が形
成されるようになっている。
うにして製造される。すなわち、アルミナ粉体などのセ
ラミック粉末に有機樹脂や溶剤を加えてドクターブレー
ド法により成形したグリーンシートに、モリブデンやタ
ングステン粉末主体の金属ペーストをスクリーン印刷し
たり、シートに穿孔して金属ペーストを充填する等した
後に、これを複数枚積層し、同時焼成することにより、
回路配線やビアホールを有するセラミック基板を製造し
ている。すなわち、図７に示したように、セラミック基
板２１における接続端子用のメタライズ層２３の群は、
焼成前の基板（グリーンシート２５）に、集積回路など
の端子に合致する所定のピッチや配置（パターン）で金
属ペーストを印刷しておき、これを基板とともに焼成
（コファイヤ）することで形成している。この焼成にお
いてセラミックは焼結収縮を起こすので、焼成前の基板
に印刷される端子用のメタライズ層のパターンは、所定
の焼結収縮率が加味されたものであり、焼成後において
所望とする寸法ないし配置（間隔）のメタライズ層が形
成されるようになっている。
【０００４】ところで、セラミックの焼結収縮率は、例
えばアルミナセラミック基板では一般に２０％程度ある
とされるが、材質や組成等の条件が同じ場合には本来一
定である。しかし、実際には、原料の微細度、焼成炉の
条件、生成形体（シート）の圧着条件などの諸条件を完
全に一定に管理することは不可能であるため、その収縮
率には僅かながらのバラツキがある。このバラツキ（誤
差）は、一般には±０．３％程度におさえるのが限度と
され、したがって、基板の設計に際しては、この程度の
バラツキを見込んで寸法の許容差が設定される。このた
め、例えば、メタライス層の設定ピッチが５ｍｍのとき
は、焼成後の基板においては、最大で５．０１５ｍｍ、
最小で４．９８５ｍｍが許容値の上下限となる。
えばアルミナセラミック基板では一般に２０％程度ある
とされるが、材質や組成等の条件が同じ場合には本来一
定である。しかし、実際には、原料の微細度、焼成炉の
条件、生成形体（シート）の圧着条件などの諸条件を完
全に一定に管理することは不可能であるため、その収縮
率には僅かながらのバラツキがある。このバラツキ（誤
差）は、一般には±０．３％程度におさえるのが限度と
され、したがって、基板の設計に際しては、この程度の
バラツキを見込んで寸法の許容差が設定される。このた
め、例えば、メタライス層の設定ピッチが５ｍｍのとき
は、焼成後の基板においては、最大で５．０１５ｍｍ、
最小で４．９８５ｍｍが許容値の上下限となる。
【０００５】
【発明が解決しようとする課題】したがって、図８に示
したように、ＩＣなどの集積回路Ｊ側の端子Ｊａのピッ
チが設定値どおりであっても、基板２１のメタライス層
２３のそれが許容差の上限又は下限に近い場合などに
は、基板２１と集積回路Ｊの端子相互に不一致（ズレ）
が生じてしまう。このことは、大きさの小さな端子を多
く、高密度に設けるほど接続の信頼性の低下を招くこと
を意味し、フリップチップタイプの集積回路の基板接続
などにおける大きな問題となっていた。こうした問題の
対処策として、基板の端子用のメタライズ層の群におけ
る各メタライズ層の平面形状を収縮率の誤差を見込んで
大きい直径の円とすることが考えられるが、そうすると
端子用のメタライズ層相互の隙間が小さくなり、短絡不
良の発生率を高くしてしまうといった問題がある。ま
た、基板の端子用のメタライズ層が大きい程、集積回路
の端子側にハンダ層を形成する場合には接続時にハンダ
が基板側の端子全体に広がってハンダ量が不足する。逆
に基板側にハンダ層を形成する場合には、このハンダ層
のハンダ量が多くなり、集積回路との接続時に短絡不良
が生じやすくなる。さらに、端子用のメタライズ層の大
型化は、端子の数を増やしたり小型化するための端子間
距離のファインピッチ化の要請に反するものであり実用
的でない。
したように、ＩＣなどの集積回路Ｊ側の端子Ｊａのピッ
チが設定値どおりであっても、基板２１のメタライス層
２３のそれが許容差の上限又は下限に近い場合などに
は、基板２１と集積回路Ｊの端子相互に不一致（ズレ）
が生じてしまう。このことは、大きさの小さな端子を多
く、高密度に設けるほど接続の信頼性の低下を招くこと
を意味し、フリップチップタイプの集積回路の基板接続
などにおける大きな問題となっていた。こうした問題の
対処策として、基板の端子用のメタライズ層の群におけ
る各メタライズ層の平面形状を収縮率の誤差を見込んで
大きい直径の円とすることが考えられるが、そうすると
端子用のメタライズ層相互の隙間が小さくなり、短絡不
良の発生率を高くしてしまうといった問題がある。ま
た、基板の端子用のメタライズ層が大きい程、集積回路
の端子側にハンダ層を形成する場合には接続時にハンダ
が基板側の端子全体に広がってハンダ量が不足する。逆
に基板側にハンダ層を形成する場合には、このハンダ層
のハンダ量が多くなり、集積回路との接続時に短絡不良
が生じやすくなる。さらに、端子用のメタライズ層の大
型化は、端子の数を増やしたり小型化するための端子間
距離のファインピッチ化の要請に反するものであり実用
的でない。
【０００６】本発明は、このような点に鑑み、基板の端
子用のメタライズ層の平面形状ないし配置を工夫するこ
とで、セラミック焼成時の収縮（焼結収縮率）のバラツ
キによるその端子用のメタライズ層と集積回路の端子と
のズレ（不一致）を許容、吸収できるようにし、もって
信頼性の高い接続を得ることのできるセラミック基板を
提供することを目的とする。
子用のメタライズ層の平面形状ないし配置を工夫するこ
とで、セラミック焼成時の収縮（焼結収縮率）のバラツ
キによるその端子用のメタライズ層と集積回路の端子と
のズレ（不一致）を許容、吸収できるようにし、もって
信頼性の高い接続を得ることのできるセラミック基板を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、１又は複数の接続端子用のメタライズ
層の群を同時焼成することにより備えたセラミック基板
であって、その中の少なくとも１つの群に含まれる接続
端子用のメタライズ層のうち、複数のメタライズ層の平
面形状を、平面上の１点を中心とした略放射状方向に長
く形成したものである。この場合、前記平面上の１点
を、前記メタライズ層が含まれる群の略中央とするとよ
い。また、これらの手段においては、前記各メタライズ
層の長手方向の長さを、前記平面上の１点に近いメタラ
イズ層ほど短くするか、或いは、前記各メタライズ層の
長手方向と当該長手方向に直角の方向の長さの差を、前
記平面上の１点から前記各メタライズ層の平面形状の略
中心までの距離に比例させるとよい。
めに、本発明は、１又は複数の接続端子用のメタライズ
層の群を同時焼成することにより備えたセラミック基板
であって、その中の少なくとも１つの群に含まれる接続
端子用のメタライズ層のうち、複数のメタライズ層の平
面形状を、平面上の１点を中心とした略放射状方向に長
く形成したものである。この場合、前記平面上の１点
を、前記メタライズ層が含まれる群の略中央とするとよ
い。また、これらの手段においては、前記各メタライズ
層の長手方向の長さを、前記平面上の１点に近いメタラ
イズ層ほど短くするか、或いは、前記各メタライズ層の
長手方向と当該長手方向に直角の方向の長さの差を、前
記平面上の１点から前記各メタライズ層の平面形状の略
中心までの距離に比例させるとよい。
【０００８】
【作用】上記の構成により、セラミック基板に焼結収縮
率のばらつきがあっても、その接続端子用のメタライズ
層が放射状方向、つまり収縮方向に長く形成されている
から、集積回路などの各接続端子との平面的な重なりを
大きく確保することができる。したがって、その分、収
縮率の誤差を吸収でき、信頼性の高い接続を得ることが
できる。また、メタライズ層が含まれる群の略中央を中
心として放射状にメタライズ層の長手方向をそろえれ
ば、放射状の中心から各メタライズ層までの距離が全体
として小さくなるため、収縮率の誤差に伴うメタライズ
層の位置ズレが少なくなるので、その分、長手方向の長
さを小さくできる。また、これらの手段において、前記
各メタライズ層の長手方向の長さを、前記平面上の１点
に近いメタライズ層ほど短くするか、或いは、前記各メ
タライズ層の長手方向と当該長手方向に直角の方向の長
さの差を、前記平面上の１点から前記各メタライズ層の
平面形状の略中心までの距離に比例させたものでは、前
記各メタライズ層の平面形状の略中心相互間の距離（ピ
ッチ）が一定の場合には、メタライズ層相互の絶縁間隔
はその１点に近いほど大きく確保できる。したがって、
その分メタライズ層相互間の短絡不良の発生率を低くす
ることができる。
率のばらつきがあっても、その接続端子用のメタライズ
層が放射状方向、つまり収縮方向に長く形成されている
から、集積回路などの各接続端子との平面的な重なりを
大きく確保することができる。したがって、その分、収
縮率の誤差を吸収でき、信頼性の高い接続を得ることが
できる。また、メタライズ層が含まれる群の略中央を中
心として放射状にメタライズ層の長手方向をそろえれ
ば、放射状の中心から各メタライズ層までの距離が全体
として小さくなるため、収縮率の誤差に伴うメタライズ
層の位置ズレが少なくなるので、その分、長手方向の長
さを小さくできる。また、これらの手段において、前記
各メタライズ層の長手方向の長さを、前記平面上の１点
に近いメタライズ層ほど短くするか、或いは、前記各メ
タライズ層の長手方向と当該長手方向に直角の方向の長
さの差を、前記平面上の１点から前記各メタライズ層の
平面形状の略中心までの距離に比例させたものでは、前
記各メタライズ層の平面形状の略中心相互間の距離（ピ
ッチ）が一定の場合には、メタライズ層相互の絶縁間隔
はその１点に近いほど大きく確保できる。したがって、
その分メタライズ層相互間の短絡不良の発生率を低くす
ることができる。
【０００９】
【実施例】本発明に係るセラミック基板を具体化した実
施例について、図１ないし図４を参照して詳細に説明す
る。すなわち、本例におけるセラミック基板は１、その
接続端子用のメタライズ層３の１群２が実装品（本例で
は集積回路をフリップチップ方式で接続する場合とす
る）の端子群に対応する配置となるように、各メタライ
ズ層３が平面視において略正方形面に縦横に所定のピッ
チＰで配置されている。基板１の各メタライズ層３は、
平面形状が長円状（小判形）をなし（図１参照）、かつ
その長手方向をそのメタライズ層の１群２の中心Ｃを基
点として放射状方向に配置されている。ただし、本例で
は、セラミック焼成（収縮）後における各メタライズ層
３の長手方向の中心３ｃに、設計値通りの実装品（集積
回路チップ）の端子の中心が位置するように、メタライ
ズ層３，３間のピッチＰが設定されている。つまり本例
では、許容範囲が所定値でもって±同じとされ、各メタ
ライズ層３の設計上（寸法）の中心３ｃからその一群に
おける放射状方向、つまり収縮方向に内方および外方に
同じ大きさ長くされ、長さ（長径）Ｌとされている。
施例について、図１ないし図４を参照して詳細に説明す
る。すなわち、本例におけるセラミック基板は１、その
接続端子用のメタライズ層３の１群２が実装品（本例で
は集積回路をフリップチップ方式で接続する場合とす
る）の端子群に対応する配置となるように、各メタライ
ズ層３が平面視において略正方形面に縦横に所定のピッ
チＰで配置されている。基板１の各メタライズ層３は、
平面形状が長円状（小判形）をなし（図１参照）、かつ
その長手方向をそのメタライズ層の１群２の中心Ｃを基
点として放射状方向に配置されている。ただし、本例で
は、セラミック焼成（収縮）後における各メタライズ層
３の長手方向の中心３ｃに、設計値通りの実装品（集積
回路チップ）の端子の中心が位置するように、メタライ
ズ層３，３間のピッチＰが設定されている。つまり本例
では、許容範囲が所定値でもって±同じとされ、各メタ
ライズ層３の設計上（寸法）の中心３ｃからその一群に
おける放射状方向、つまり収縮方向に内方および外方に
同じ大きさ長くされ、長さ（長径）Ｌとされている。
【００１０】しかして本例では、基板１の焼結収縮率の
バラツキが許容範囲にあるとき、集積回路チップの端子
（面）が完全に重なることのできる大きさとされてい
る。なお基板１のメタライズ層３の幅（短径）Ｗは、本
例では集積回路チップの各端子の径より若干大きく形成
されている。因みに、本例におけるセラミック基板１
は、９０％アルミナ粉体に有機樹脂を加えてドクターブ
レード法により成形したグリーンシートに、タングステ
ン粉末主体の金属ペーストをスクリーン印刷し、これを
複数枚積層して同時焼成してメタライズ配線を形成して
なるものであり、メタライズ層３面には、Ｎｉ鍍金およ
びＡｕ鍍金がされ、端子３ａをなしている。
バラツキが許容範囲にあるとき、集積回路チップの端子
（面）が完全に重なることのできる大きさとされてい
る。なお基板１のメタライズ層３の幅（短径）Ｗは、本
例では集積回路チップの各端子の径より若干大きく形成
されている。因みに、本例におけるセラミック基板１
は、９０％アルミナ粉体に有機樹脂を加えてドクターブ
レード法により成形したグリーンシートに、タングステ
ン粉末主体の金属ペーストをスクリーン印刷し、これを
複数枚積層して同時焼成してメタライズ配線を形成して
なるものであり、メタライズ層３面には、Ｎｉ鍍金およ
びＡｕ鍍金がされ、端子３ａをなしている。
【００１１】こうして形成された本例の基板１に、集積
回路チップＪを実装する場合には、互いの端子３ａ，Ｊ
ａが一致するように基板１上の所定位置に集積回路チッ
プＪを配置する（図２参照）。このとき、チップの端子
Ｊａピッチは設計値通りであるが基板１の焼結収縮率が
設定値に対し＋側となった場合、つまり収縮が大きく基
板１が小さめに焼成された場合には、図３に示したよう
に、チップＪの各端子Ｊａは基板１の各メタライズ層３
の長手方向の外方寄りに位置し、逆に、基板１の焼結収
縮率が設定値に対し−側となった場合、つまり収縮が小
さく基板１が大きめに焼成された場合には、図４に示し
たように、チップＪの各端子Ｊａは基板１の各メタライ
ズ層３の長手方向の内方寄りに位置する。いずれにおい
ても、チップＪの各端子Ｊａは基板１の各メタライズ層
３すなわち端子３ａ面上に位置することができる。した
がって、この下で端子３ａ，Ｊａ相互間をハンダ付けす
るときは、収縮率の誤差を許容、吸収して信頼性の高い
電気的接続を得ることができる。
回路チップＪを実装する場合には、互いの端子３ａ，Ｊ
ａが一致するように基板１上の所定位置に集積回路チッ
プＪを配置する（図２参照）。このとき、チップの端子
Ｊａピッチは設計値通りであるが基板１の焼結収縮率が
設定値に対し＋側となった場合、つまり収縮が大きく基
板１が小さめに焼成された場合には、図３に示したよう
に、チップＪの各端子Ｊａは基板１の各メタライズ層３
の長手方向の外方寄りに位置し、逆に、基板１の焼結収
縮率が設定値に対し−側となった場合、つまり収縮が小
さく基板１が大きめに焼成された場合には、図４に示し
たように、チップＪの各端子Ｊａは基板１の各メタライ
ズ層３の長手方向の内方寄りに位置する。いずれにおい
ても、チップＪの各端子Ｊａは基板１の各メタライズ層
３すなわち端子３ａ面上に位置することができる。した
がって、この下で端子３ａ，Ｊａ相互間をハンダ付けす
るときは、収縮率の誤差を許容、吸収して信頼性の高い
電気的接続を得ることができる。
【００１２】本発明においては、基板における端子用の
メタライズ層の長さは、その基板の焼結収縮率の許容範
囲（±値）に応じて適宜の大きさとすればよい。ただ
し、焼結収縮率の許容範囲は、上記実施例のように必ず
しも±同一とされるものではなく、したがって、例えば
焼結収縮率の許容範囲を＋側を０とし−側のみに誤差を
許容する設計の場合には、外方にのみ所定量長くしてメ
タライズ層を放射状に配置しておけばよいし、この逆の
場合には、内方にのみ所定量長くして放射状に配置して
おけばよい。本発明においては、基板の材質や組成ある
いは焼成条件などに応じて基板の各メタライズ層を所定
の長さ長くし、そのメタライズ層群の中心や任意の点を
基点（中心に）に放射状に配置しておけばよい。なお、
１群のメタライズ層における各メタライズ層間のピッチ
は、集積回路の端子のそれに合わせて適宜に設計すれば
よいことはいうまでもない。
メタライズ層の長さは、その基板の焼結収縮率の許容範
囲（±値）に応じて適宜の大きさとすればよい。ただ
し、焼結収縮率の許容範囲は、上記実施例のように必ず
しも±同一とされるものではなく、したがって、例えば
焼結収縮率の許容範囲を＋側を０とし−側のみに誤差を
許容する設計の場合には、外方にのみ所定量長くしてメ
タライズ層を放射状に配置しておけばよいし、この逆の
場合には、内方にのみ所定量長くして放射状に配置して
おけばよい。本発明においては、基板の材質や組成ある
いは焼成条件などに応じて基板の各メタライズ層を所定
の長さ長くし、そのメタライズ層群の中心や任意の点を
基点（中心に）に放射状に配置しておけばよい。なお、
１群のメタライズ層における各メタライズ層間のピッチ
は、集積回路の端子のそれに合わせて適宜に設計すれば
よいことはいうまでもない。
【００１３】なお、メタライズ層の平面形状の長手方向
と当該長手方向に直角の方向の長さ（幅）の差を、メタ
ライズ層の群の中心から各メタライズ層の平面形状の略
中心までの距離に比例して形成するとよい。というの
は、基板の収縮率の誤差は、基板全体にわたりほぼ一定
の割合で生ずるから、収縮による誤差の絶対量はその群
の中心からの距離に比例することになる。したがって、
その群の中心から各メタライズ層の略中心までの距離に
比例して長手方向の長さを変えておけば、その各メタラ
イズ層において誤差を吸収できる。これにより、中心部
に近いメタライズ層のパターンほど基板の収縮に応じて
長手方向の長さを短くできるからである。
と当該長手方向に直角の方向の長さ（幅）の差を、メタ
ライズ層の群の中心から各メタライズ層の平面形状の略
中心までの距離に比例して形成するとよい。というの
は、基板の収縮率の誤差は、基板全体にわたりほぼ一定
の割合で生ずるから、収縮による誤差の絶対量はその群
の中心からの距離に比例することになる。したがって、
その群の中心から各メタライズ層の略中心までの距離に
比例して長手方向の長さを変えておけば、その各メタラ
イズ層において誤差を吸収できる。これにより、中心部
に近いメタライズ層のパターンほど基板の収縮に応じて
長手方向の長さを短くできるからである。
【００１４】上記実施例では、一群のメタライズ層の全
部について長円としたが、基板の中心付近のように焼結
収縮率の誤差による影響の小さい部位などは、多少の信
頼性の低下はあるが単なる円形に形成してもよい。また
本発明においては、例えば最外側（外周）に位置するメ
タライズ層のように、その外方（側）などにスペース的
な問題（制約）や短絡の問題のない箇所のメタライズ層
については、図１中、２点鎖線で示したように、長円以
外の任意の形状、例えば円形でメタライズ層を大きくし
ておくこともできる。内側ないし中央部位のメタライズ
層についても同様である。したがって、本発明において
は、一群のほぼ全メタライズ層を、長円とするのが好ま
しいといえる一方、必ず長円としなければならないもの
ではない。
部について長円としたが、基板の中心付近のように焼結
収縮率の誤差による影響の小さい部位などは、多少の信
頼性の低下はあるが単なる円形に形成してもよい。また
本発明においては、例えば最外側（外周）に位置するメ
タライズ層のように、その外方（側）などにスペース的
な問題（制約）や短絡の問題のない箇所のメタライズ層
については、図１中、２点鎖線で示したように、長円以
外の任意の形状、例えば円形でメタライズ層を大きくし
ておくこともできる。内側ないし中央部位のメタライズ
層についても同様である。したがって、本発明において
は、一群のほぼ全メタライズ層を、長円とするのが好ま
しいといえる一方、必ず長円としなければならないもの
ではない。
【００１５】なお、上記実施例においては、基板におけ
るメタライズ層の平面形状を長円（小判形）の場合で例
示したが、本発明においては、基板の焼成収縮率のバラ
ツキに対し、基板のメタライズ層とチップなどの端子が
平面的に有効に重なることができ、もって信頼性の高い
電気的接続の確保される平面形状であればよく、本発明
の技術思想の同一性を逸脱しない限り長円以外としても
具体化できる。具体的には、長円と均等ないし類似の形
状の他、楕円若しくは長方形又はこれらと均等ないし類
似の形状である。
るメタライズ層の平面形状を長円（小判形）の場合で例
示したが、本発明においては、基板の焼成収縮率のバラ
ツキに対し、基板のメタライズ層とチップなどの端子が
平面的に有効に重なることができ、もって信頼性の高い
電気的接続の確保される平面形状であればよく、本発明
の技術思想の同一性を逸脱しない限り長円以外としても
具体化できる。具体的には、長円と均等ないし類似の形
状の他、楕円若しくは長方形又はこれらと均等ないし類
似の形状である。
【００１６】上記実施例では、基板に接続端子用のメタ
ライズ層の１群を略正方形に縦横に配置した場合で説明
したが、接続端子用のメタライズ層の群の数（一又は複
数）や配置は（配列）は、基板の仕様や設計に応じ適宜
のものとすればよい。図５は、１枚の基板１１に４つの
群１２のメタライズ層１３を形成した場合を示す。ただ
し、メタライズ層の群の数が複数の場合には、必要なメ
タライズ層の群のみについて選択的に本発明を具体化す
ればよく、本発明は必ずしも全メタライズ層の群につい
て具体化する必要はない。例えば端子のピッチが大きい
場合など、端子を単に大きくすることで、誤差の許容吸
収が可能なメタライズ層の群については必ずしも適用す
る必要はない。
ライズ層の１群を略正方形に縦横に配置した場合で説明
したが、接続端子用のメタライズ層の群の数（一又は複
数）や配置は（配列）は、基板の仕様や設計に応じ適宜
のものとすればよい。図５は、１枚の基板１１に４つの
群１２のメタライズ層１３を形成した場合を示す。ただ
し、メタライズ層の群の数が複数の場合には、必要なメ
タライズ層の群のみについて選択的に本発明を具体化す
ればよく、本発明は必ずしも全メタライズ層の群につい
て具体化する必要はない。例えば端子のピッチが大きい
場合など、端子を単に大きくすることで、誤差の許容吸
収が可能なメタライズ層の群については必ずしも適用す
る必要はない。
【００１７】本発明に係るセラミック基板は、収縮誤差
を接続の方法によって吸収し難い場合に使用でき、フリ
ップチップタイプの集積回路のように全面に高密度で多
くの入出力端子を備えた素子を実装するセラミック基板
に特に好適である。また、ＴＡＢ接続方式の場合におい
ても適用可能である。因みに、接続端子用のメタライズ
層は、上記実施例においてはタングステンを主成分とす
る金属ペーストを用いて形成したが、その他モリブデン
や銅、銀などを主成分とすることもできる。また、セラ
ミック基板の材質としては、アルミナの他にガラスセラ
ミック、ＡｌＮ、ムライト等、焼成前の寸法と焼成後の
寸法が異なるものであれば、いずれの基板においても適
用できる。
を接続の方法によって吸収し難い場合に使用でき、フリ
ップチップタイプの集積回路のように全面に高密度で多
くの入出力端子を備えた素子を実装するセラミック基板
に特に好適である。また、ＴＡＢ接続方式の場合におい
ても適用可能である。因みに、接続端子用のメタライズ
層は、上記実施例においてはタングステンを主成分とす
る金属ペーストを用いて形成したが、その他モリブデン
や銅、銀などを主成分とすることもできる。また、セラ
ミック基板の材質としては、アルミナの他にガラスセラ
ミック、ＡｌＮ、ムライト等、焼成前の寸法と焼成後の
寸法が異なるものであれば、いずれの基板においても適
用できる。
【００１８】なお、本発明においては、例えばピングリ
ッドアレイ（ＰＧＡ）タイプのセラミック製パッケージ
本体におけるピン接合用のメタライズ層にも具体化でき
る。そのメタライズ層の（平面）形状を長円形などとし
かつその長手方向を略放射状方向として配置しておけ
ば、ピンの接続の信頼性を向上させることができる。ボ
ールグリッドアレイ（ＢＧＡ）タイプのセラミック製パ
ッケージ本体においても同様である。
ッドアレイ（ＰＧＡ）タイプのセラミック製パッケージ
本体におけるピン接合用のメタライズ層にも具体化でき
る。そのメタライズ層の（平面）形状を長円形などとし
かつその長手方向を略放射状方向として配置しておけ
ば、ピンの接続の信頼性を向上させることができる。ボ
ールグリッドアレイ（ＢＧＡ）タイプのセラミック製パ
ッケージ本体においても同様である。
【００１９】
【発明の効果】本発明に係るセラミック基板によれば、
接続端子用のメタライズ層の一群における各メタライズ
層が、セラミックの焼結収縮率の誤差（バラツキ）を許
容吸収できるように長く、かつ放射状方向の配置となっ
ているので、集積回路などの端子との間で信頼性の高い
接続ができる。
接続端子用のメタライズ層の一群における各メタライズ
層が、セラミックの焼結収縮率の誤差（バラツキ）を許
容吸収できるように長く、かつ放射状方向の配置となっ
ているので、集積回路などの端子との間で信頼性の高い
接続ができる。
【図１】本発明に係るセラミック基板を具体化した実施
例を説明する概念図であって、同基板における一接続端
子群の中心を含む１／４部分を示す平面図および端子形
状を説明する拡大図である。
例を説明する概念図であって、同基板における一接続端
子群の中心を含む１／４部分を示す平面図および端子形
状を説明する拡大図である。
【図２】図１のセラミック基板の端子に、チップの端子
を重ね合わせる状態の説明用の側面図である。
を重ね合わせる状態の説明用の側面図である。
【図３】図１のセラミック基板が焼結収縮が大きいため
に小さめに焼成されたときにおいて、その端子にチップ
の端子を重ね合わせた状態の平面概念図である。
に小さめに焼成されたときにおいて、その端子にチップ
の端子を重ね合わせた状態の平面概念図である。
【図４】図１のセラミック基板が焼結収縮が小さいため
に大きめに焼成されたときにおいて、その端子にチップ
の端子を重ね合わせた状態の平面概念図である。
に大きめに焼成されたときにおいて、その端子にチップ
の端子を重ね合わせた状態の平面概念図である。
【図５】本発明に係る接続端子用のメタライズ層の群を
１枚のセラミック基板に複数具体化した実施例を説明す
る平面概念図である。
１枚のセラミック基板に複数具体化した実施例を説明す
る平面概念図である。
【図６】従来のセラミック基板における接続端子用のメ
タライズ層の平面形状ないし配置を説明する平面概念図
である。
タライズ層の平面形状ないし配置を説明する平面概念図
である。
【図７】従来のセラミック基板の断面構造説明用の部分
断面図である。
断面図である。
【図８】従来のセラミック基板が焼結収縮が小さいため
に大きめに形成されたときにおいて、その端子にチップ
の端子を重ね合わせる状態の説明用の側面図である。
に大きめに形成されたときにおいて、その端子にチップ
の端子を重ね合わせる状態の説明用の側面図である。
１，１１ セラミック基板 ２，１２ 接続端子用のメタライズ層の一群 ３，１３ 接続端子用のメタライズ層 Ｃ 接続端子用のメタライズ層の一群の中心 Ｊ チップ Ｊａ チップの接続端子
Claims (4)
- 【請求項１】１又は複数の接続端子用のメタライズ層の
群を同時焼成することにより備えたセラミック基板であ
って、その中の少なくとも１つの群に含まれる接続端子
用のメタライズ層のうち、複数のメタライズ層の平面形
状を、平面上の１点を中心とした略放射状方向に長く形
成したことを特徴とするセラミック基板。 - 【請求項２】前記平面上の１点を、前記メタライズ層が
含まれる群の略中央としたことを特徴とする請求項１記
載のセラミック基板。 - 【請求項３】前記各メタライズ層の長手方向の長さを、
前記平面上の１点に近いメタライズ層ほど短く形成した
ことを特徴とする請求項１又は２記載のセラミック基
板。 - 【請求項４】前記各メタラィズ層の長手方向と当該長手
方向に直角の方向の長さの差を、前記平面上の１点から
前記各メタライズ層の平面形状の略中心までの距離に比
例して形成したことを特徴とする請求項１又は２記載の
セラミック基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341605A JP2867313B2 (ja) | 1993-12-10 | 1993-12-10 | セラミック基板 |
| US08/352,875 US5484963A (en) | 1993-12-10 | 1994-12-09 | Ceramic substrate provided with metallized layers for connection with chip, circuit board, or the like |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341605A JP2867313B2 (ja) | 1993-12-10 | 1993-12-10 | セラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161869A JPH07161869A (ja) | 1995-06-23 |
| JP2867313B2 true JP2867313B2 (ja) | 1999-03-08 |
Family
ID=18347375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5341605A Expired - Fee Related JP2867313B2 (ja) | 1993-12-10 | 1993-12-10 | セラミック基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5484963A (ja) |
| JP (1) | JP2867313B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100192766B1 (ko) * | 1995-07-05 | 1999-06-15 | 황인길 | 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조 |
| US6351389B1 (en) | 1996-05-07 | 2002-02-26 | Sun Microsystems, Inc. | Device and method for packaging an electronic device |
| GB2314463A (en) * | 1996-06-19 | 1997-12-24 | Ibm | PCB mounting pad arrangement for plastic ball grid array module |
| KR100233869B1 (ko) * | 1996-12-27 | 1999-12-01 | 김규현 | 반도체 패키지용 인쇄 회로 기판의 솔더 볼 랜드구조 |
| US5951304A (en) * | 1997-05-21 | 1999-09-14 | General Electric Company | Fanout interconnection pad arrays |
| KR100283252B1 (ko) * | 1997-11-28 | 2001-06-01 | 마이클 디. 오브라이언 | 볼그리드어레이반도체패키지 |
| US6178311B1 (en) * | 1998-03-02 | 2001-01-23 | Western Multiplex Corporation | Method and apparatus for isolating high frequency signals in a printed circuit board |
| JP3377031B2 (ja) * | 1998-06-05 | 2003-02-17 | 矢崎総業株式会社 | 回路保護素子の接続構造 |
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| US6359233B1 (en) * | 1999-10-26 | 2002-03-19 | Intel Corporation | Printed circuit board multipack structure having internal gold fingers and multipack and printed circuit board formed therefrom, and methods of manufacture thereof |
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| DE102006062494A1 (de) * | 2006-12-28 | 2008-07-03 | Robert Bosch Gmbh | Elektrische Vorrichtung mit einem Trägerelement mit zumindest einer speziellen Anschlussfläche und einem oberflächenmontierten Bauelement |
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| WO2013085492A1 (en) * | 2011-12-06 | 2013-06-13 | Intel Corporation | Shaped and oriented solder joints |
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| KR20140124631A (ko) * | 2013-04-17 | 2014-10-27 | 삼성전자주식회사 | 플립 칩 반도체 패키지 |
| JP6352644B2 (ja) * | 2014-02-12 | 2018-07-04 | 新光電気工業株式会社 | 配線基板及び半導体パッケージの製造方法 |
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|---|---|---|---|---|
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-
1993
- 1993-12-10 JP JP5341605A patent/JP2867313B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-09 US US08/352,875 patent/US5484963A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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