TW202412232A - 半導體裝置 - Google Patents

Abstract

一種半導體裝置包含第一晶片及堆疊在第一晶片上的第二晶片，第一晶片包含：第一基板、在第一基板的上表面上的第一上部接墊、圍繞第一上部接墊的下部部分的第一上部絕緣層及圍繞第一上部接墊的上部部分的犧牲層。第二晶片包含：第二基板、在第二基板的上表面上的第二上部接墊及圍繞第二上部接墊的第二上部絕緣層，其中第二上部接墊的厚度小於第一上部接墊的厚度。

Description

半導體裝置及其製造方法

[相關申請的交叉引用] 本美國非臨時專利申請案根據35 USC § 119主張於2022年8月31日在韓國智慧財產局提交的韓國專利申請第10-2022-0110161號的優先權，其主題以全文引用的方式併入本文中。

本發明構思一般是關於一種半導體裝置，並且更具體地是關於一種直接接合的半導體裝置。本發明構思亦關於製造這種半導體裝置的方法。

隨著對高容量、薄型及小型半導體裝置以及包含其的電子產品的需求越來越大，與半導體裝置製造相關聯的各種封裝技術成為持續開發的主題。在某些封裝技術中，將多個半導體晶片垂直「堆疊」一個在另一個之上以實現高密度堆疊結構。就此而言，不同類型的半導體晶片（例如，執行不同功能的半導體晶片）通常可整合到通用封裝中，並在基板（例如，印刷電路板或PCB）上佔據的覆蓋面積與單個半導體晶片的尺寸大致相同。使用這樣的封裝技術，可以可適當地應用於各種電子產品的半導體封裝的形式實現各種積體電路晶片。

在典型的半導體封裝中，一個或多個半導體晶片可通過使用（例如）接合打線及/或導電凸塊機械安裝及/或電性連接到PCB。此外，就此而言，已經仔細研究了旨在改善半導體封裝製造中的電性能及提高生產力的各種製造技術。

本發明構思的實施例提供展現改善的電性能及更好的驅動穩定性的半導體裝置。本發明構思的其他實施例可提供製造這種半導體裝置的方法。

在一個態樣中，一種半導體裝置可包含第一晶片結構及第二晶片結構，第二晶片結構相繼地堆疊在第一晶片結構上，其中第一晶片結構及第二晶片結構中的每一者包括第一晶片及堆疊在第一晶片上的第二晶片。第一晶片可包含：第一基板；第一上部接合層，在第一基板的上表面上且包含第一上部接墊及圍繞第一上部接墊的至少部分的第一上部絕緣層；犧牲層，在第一上部絕緣層上且至少圍繞第一上部接墊的上部部分；及第一下部接合層，在第一基板的下表面上且包含第一下部接墊及圍繞第一下部接墊的至少部分的第一下部絕緣層。第二晶片可包含：第二基板；第二上部接合層，在第二基板的上表面上，包含第二上部接墊，及圍繞第二上部接墊的至少部分；及第二下部接合層，在第二基板的下表面上，包含第二下部接墊及圍繞第二下部接墊的至少部分的第二下部絕緣層，其中犧牲層設置在第一晶片的第一上部絕緣層與第二晶片的第二下部接合層之間，且第二晶片結構的第一晶片的第一下部接合層直接接觸第一晶片結構的第二晶片的第二上部接合層。

在另一態樣中，一種半導體裝置可包含第一晶片及堆疊在第一晶片上的第二晶片。第一晶片可包含：第一基板、在第一基板的上表面上的第一上部接墊、圍繞第一上部接墊的下部部分的第一上部絕緣層及圍繞第一上部接墊的上部部分的犧牲層。第二晶片可包含：第二基板、在第二基板的上表面上的第二上部接墊及圍繞第二上部接墊的第二上部絕緣層，其中第二上部接墊的厚度小於第一上部接墊的厚度。

在另一態樣中，一種製造半導體裝置的方法可包含；在組裝基板上安裝至少一個第一晶片，其中在至少一個第一晶片的上表面上相繼地形成第一上部絕緣層及第一犧牲層；在至少一個第一晶片上堆疊至少一個初步第二晶片，其中在至少一個初步第二晶片的上表面上相繼地形成第二上部絕緣層及第二犧牲層；以及對至少一個初步第二晶片施加拋光製程以去除第二犧牲層的至少部分以及以形成至少一個第二晶片，其中第二犧牲層相對於第二上部絕緣層具有拋光選擇性。

在另一態樣中，一種半導體裝置可包含；在封裝基板上間隔開的第一晶片堆疊及第二晶片堆疊，其中第一晶片堆疊及第二晶片堆疊中的每一者包含至少一個第一晶片及堆疊在至少一個第一晶片上的第二晶片，至少一個第一晶片在第一晶片的上表面上包含犧牲層，且第一晶片堆疊的第一堆疊排列順序與第二晶片堆疊的第二堆疊排列順序相同。

在整個書面描述及圖式中，相似的參考編號及標記用於表示相似或類似的元件及/或特徵。在整個書面描述中，某些幾何術語可用於強調關於本發明構思的某些實施例的元件、組件及/或特徵之間的相對關係。發明所屬技術領域中具有通常知識者將認識到，這樣的幾何術語本質上是相對的、在描述關係中是任意的及/或針對所示實施例的態樣。幾何術語可包含，例如：高度/寬度；垂直/水平；頂部/底部；較高/較低；更近/更遠；更厚/更薄；近/遠；上方/下方；下面/上面；上部/下部；中心/側面；圍繞；覆蓋/墊起；等。

圖1是示出根據本發明構思的實施例的半導體裝置10的剖面圖；圖2A及圖2B是進一步示出在圖1中指示的部分「P1」的相應放大圖：及圖2C是進一步示出在圖1中指示的部分「P2」的放大圖。

參照圖1、圖2A及圖2B，半導體裝置10可包含晶片結構（CS），晶片結構包含第一（或下部）晶片100及堆疊在第一晶片100上的第二（或上部）晶片200。就此而言，第一晶片100及第二晶片200可理解為在第一（例如，水平）方向D1上延伸並且在與第一方向D1實質垂直的第二（例如，垂直）方向D2上堆疊。在一些實施例中，第一晶片100及第二晶片200中的每一者可為記憶體晶片，諸如例如，動態隨機存取記憶體（Random Access Memory，RAM）（Dynamic Random Access Memory，DRAM）晶片、同步RAM（Synchronous RAM，SRAM）晶片、磁性RAM（Magnetic RAM，MRAM）晶片及快閃記憶體晶片。替代地，第一晶片100及第二晶片200中的一個或兩個可為邏輯晶片（例如，能夠執行資料處理及/或計算操作的晶片）。

在前述配置內，第一晶片100及第二晶片200此後可在某些條件下根據在半導體裝置10的製造期間是否有施加拋光製程來彼此區分。下文將更詳細地描述這種區分及其意義。

在一些實施例中，第一晶片100可被理解為「直接」（例如，沒有實質性介置組件）安裝在（例如）組裝基板（圖1中未示出）上的晶片。此後，不對第一晶片100的上部部分施加（或執行）拋光製程。相較之下，第二晶片200可被理解為安裝在組裝基板1000上的晶片。此後，對第二晶片200的上部部分施加拋光製程。如在前面的描述中所使用的，術語「安裝在…上」表示兩個組件（例如兩個晶片，或者晶片及基板）的機械組裝及/或電性連接。

如圖1中所示，例如，第一晶片100可包含第一基板110、第一下部接合層120、第一上部接合層130及第一犧牲層150。

第一基板110可包含半導體基板，諸如例如，體矽基板、絕緣體上矽（silicon-on-insulator，SOI）基板、鍺基板、絕緣體上鍺（germanium-on-insulator，GOI）基板、矽鍺基板及/或包含藉由使用選擇性磊晶生長（selective epitaxial growth，SEG）製程獲得的磊晶薄層的基板。就此而言，第一基板110可包含以下中的至少一者：矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、砷化銦鎵（InGaAs）、及/或砷化鋁鎵（AlGaAs）。替代地或附加地，第一基板110可包含絕緣基板。

第一基板110可包含第一電路層114及一個或多個穿透（或延伸穿過）第一電路層114的第一貫通孔112。第一電路層114可包含第一電路圖案及覆蓋第一電路圖案的第一絕緣層。在一些實施例中，第一電路圖案可包括包含一個或多個電晶體的記憶體電路及/或包含一個或多個電晶體的邏輯電路。在一些實施例中，第一電路圖案可包含一個或多個被動元件，諸如例如，電阻器、電感器及/或電容器。

第一貫通孔112可在第二方向D2上穿透第一電路層114（例如，與第一電路層114相關聯的第一絕緣層）。第一貫通孔112可用於將一個或多個第一下部接墊122與一個或多個第一上部接墊132電性連接。發明所屬技術領域中具有通常知識者將理解，一個或多個導電圖案及/或元件可用於將一個或多個第一貫通孔112與第一電路圖案的元件、組件及/或部分不同地互連。

第一下部接合層120可設置在第一基板110的第一（或下部）表面上。即，第一下部接合層120可包含：設置在第一基板110的下表面上的一個或多個第一下部接墊122、實質圍繞第一下部接墊122的至少第一部分（例如，上部部分）的第一下部絕緣層124以及實質圍繞第一下部接墊122的第二部分（例如，下部部分）的第一下部保護層126，其中第一下部絕緣層124可設置在第一基板110與所述第一下部保護層126之間。

第一下部接墊122可設置在第一基板110的下表面上與第一貫通孔112中的一個或多個接觸。例如，第一下部接墊122中的每一者可分別與第一貫通孔112中的對應一者連接。

在類似圖1、圖2A及圖2B中所示者的一些實施例中，第一下部接墊122中的每一者的特徵在於在（例如）第一方向D1上延伸的「寬度」根據在（例如）第二方向D2上延伸的「高度」而變化。例如，第一下部接墊122的寬度可隨著第一下部接墊122的高度朝向第一基板110延伸而逐漸變小。

參照圖2A，第一下部接墊122中的至少一者可包含導電層CL及障壁層BL。此處，導電層CL可在第二方向D2上實質穿透第一下部絕緣層124。障壁層BL可在導電層CL與第一下部絕緣層124之間延伸並且可進一步在導電層CL與第一下部保護層126之間延伸。在一些實施例中，導電層CL可包含諸如金屬（例如，銅）的導電材料，而障壁層BL可包含鈦、鉭、氧化鈦、氧化鉭、氮化鈦及/或氮化鉭中的至少一種。

因此，第一下部接墊122可在第二方向D2上穿透第一下部絕緣層124及第一下部保護層126兩者。第一下部接墊122的一個表面（例如，下表面）可通過第一下部保護層126暴露並且與第一下部保護層126的一個表面（例如，下表面）實質共面。

在一些實施例中，第一下部絕緣層124可為由至少一種材料形成的絕緣層，諸如例如，氧化矽、氮化矽、氮氧化矽、碳氧化矽及碳氮化矽。第一下部保護層126可包含至少一種材料，諸如例如，氧化矽、氮化矽、氮氧化矽、碳氧化矽及碳氮化矽。

第一上部接合層130可相對於第一下部接合層120設置在第一基板110的相對表面（例如，上表面）上，並且可包含一個或多個第一上部接墊132及實質圍繞第一上部接墊132的至少部分（例如，下部部分）的第一上部絕緣層134。

第一上部接墊132可以各種方式連接到第一貫通孔112（例如，第一上部接墊132中的每一者可分別經由第一貫通孔112中的對應一者連接到第一下部接墊122中的一個）。

同樣，此處，第一上部接墊132中的每一者的特徵在於在（例如）第一方向D1上延伸的寬度根據在（例如）第二方向D2上延伸的高度而變化。例如，第一上部接墊132的寬度可隨著第一上部接墊122的高度朝向第一基板110延伸而逐漸變小。

第一上部接墊132可更包含導電層CL及障壁層BL，其中導電層CL在第二方向D2上穿透第一上部絕緣層134並且障壁層BL在導電層CL與第一上部絕緣層134之間延伸並進一步在導電層CL與第一犧牲層150之間延伸。因此，第一上部接墊132可在第二方向D2上穿透第一上部絕緣層134。

在一些實施例中，第一上部絕緣層134可為包含至少一種材料的絕緣層，諸如例如，氧化矽、氮化矽、氮氧化矽、碳氧化矽及碳氮化矽。

第一犧牲層150可設置在第一上部絕緣層134的上表面上以實質圍繞第一上部接墊132的至少上部部分。亦即，至少一個第一上部接墊132在第二方向D2上分別穿透第一犧牲層150，使得第一上部接墊132的上表面132a可通過第一犧牲層150暴露並且與第一犧牲層150的上表面150a實質共面。

此外，就此而言，第一犧牲層150可包含相對於第一上部絕緣層134的材料具有拋光選擇性的至少一種材料。在一些實施例中，第一上部絕緣層134可包含與下文描述的第二上部絕緣層234相同的材料，並且第一犧牲層150可包含相對於第二上部絕緣層234具有拋光選擇性的至少一種材料。例如，第一犧牲層150可包含氧化矽、碳氧化矽及/或聚合物材料中的至少一種。

第二晶片200可包含第二基板210、第二下部接合層220及第二上部接合層230，其中與第二基板210相關聯的特徵可與與第一基板110相關聯的類似特徵實質相同。對於一些示例而言，第二基板210可包含半導體基板及/或絕緣基板。

第二基板210可包含第二電路層214以及一或多個穿透第二電路層214的第二貫通孔212。第二電路層214可包含第二電路圖案及覆蓋第二電路圖案的第二絕緣層。與第二電路層214的第二電路圖案及第二絕緣層相關聯的特徵可與與第一電路層114的第一電路圖案及第一絕緣層相關聯的類似特徵實質相同。

第二貫通孔212可在第二方向D2上穿透第二電路層214（例如，第二電路層214的第二絕緣層）以電性連接第二下部接墊222及第二上部接墊232。亦即，第二貫通孔212可接觸第二下部接墊222及第二上部接墊232。如前所述，發明所屬技術領域中具有通常知識者將理解，各種導電圖案及/或相關元件可用於以各種方式將第二貫通孔212及第二電路圖案互連。

第二下部接合層220可設置在第二基板210的表面（例如，下表面）上。第二下部接合層220可包含設置在第二基板210的下表面上的第二下部接墊222、實質圍繞第二下部接墊222的至少部分（例如，上部部分）的第二下部絕緣層224以及實質圍繞第二下部接墊222的另一部分（例如，下部部分）的第二下部保護層226。第二下部絕緣層224可設置在第二基板210與第二下部保護層226之間。第二下部接墊222、第二下部絕緣層224及第二下部保護層226的特徵（亦即，與第二下部接合層220相關聯的特徵）可至少有些類似於與第一下部接墊122、第一下部絕緣層124及第一下部保護層126相關聯的特徵（亦即，與第一下部接合層120相關聯的特徵）。

第二下部接合層220可接觸第一犧牲層150及第一上部接合層130。更具體而言，第二下部接合層220的第二下部保護層226可接觸第一犧牲層150。第一犧牲層150可設置在第二下部接合層220的第二下部保護層226與第一上部絕緣層134之間。第二下部接合層220的第二下部接墊222可接觸第一上部接合層130的第一上部接墊132。在一些實施例中，第二下部接墊222中的每一者可接觸第一上部接墊132中的對應一者，使得第二下部接墊222通過與第一上部接墊132相應地直接接觸（例如，沒有實質性的介置組件或材料）而電性連接第一上部接墊132。

因此，每個第二下部接墊222的至少大部分可垂直地重疊對應的第一上部接墊132。在一些實施例中，如圖2A中所示，第二下部接墊222可在第二方向D2上完全（或完整）重疊對應的第一上部接墊132。然而，在如圖2B中所示者的某些實施例中，第二下部接墊222的至少部分可不垂直地重疊第一上部接墊132的部分。並且在這種情況下，第二下部接墊222的一些部分將接觸第一犧牲層150的部分，並且第一上部接墊132的一些部分將接觸第二下部保護層226。

第二上部接合層230可設置在第二基板210的相對於第二下部接合層220的相對表面（例如，上表面）上。第二上部接合層230可設置在第二基板210的相對於第二下部接合層220的相對表面（例如，上表面）上。此處，第二上部接墊232及第二上部絕緣層234的特徵（亦即，與第二上部接合層230相關聯的特徵）可至少有些類似於第一上部接墊132及第一上部絕緣層134的特徵（亦即，與第一上部接合層130相關聯的特徵）。

第二上部絕緣層234可實質圍繞第二上部接墊232的至少部分。例如，第二上部絕緣層234可實質圍繞第二上部接墊232的側表面。第二上部接墊232的一個表面（例如，上表面）可通過第二上部絕緣層234暴露並且與第二上部絕緣層234的一個表面（例如，上表面）實質共面。

在一些實施例中，第二上部接墊232可電性連接到第一下部接墊122。例如，第二上部接墊232可分別通過對應的第二貫通孔212、對應的第二下部接墊222、對應的第一上部接墊132及對應的第一貫通孔112電性連接到第一下部接墊122。在一些實施例中，第二上部接墊232中的每一者可電性連接到第一下部接墊122中的對應一者。例如，第二上部接墊232中的每一者可分別通過對應的第二貫通孔212、對應的第二下部接墊222、對應的第一上部接墊132及對應的第一貫通孔112電性連接到對應的第一下部接墊122。

進一步注意，第二上部接墊232的（如在第二方向D2上測量的）第二「厚度」t2可小於第一上部接墊132的第一厚度t1。更具體而言，第二上部接墊232的第二厚度t2可小於對應的第一上部接墊132的第一厚度t1。在一些實施例中，第二上部接墊232的第二厚度可為對應的第一上部接墊132的第一厚度的約90％或大於90％。亦即，第一上部接墊132的第一厚度t1可比第二上部接墊232的第二厚度t2大與第一犧牲層150相關聯的第三厚度t3。在一些實施例中，第一犧牲層150的第三厚度t3可在約1000埃至約2000埃之間的範圍內。

參照圖1及圖2C，第一晶片100的上表面可具有非線性（或不平坦的）輪廓。因此，第一晶片100的上表面的高度可根據沿第一方向D1的橫向位置而變化。在本文中，術語「高度」及「水平位」中的任一個可被理解為相對於任意選擇的水平（或橫向）平面（例如，界定的表面，諸如例如，第一晶片100的上表面、第一晶片100的下表面等）的（例如，在第二方向D2上測量的）垂直位置。

在如圖2C中所示者的一些實施例中，第一晶片100的第一犧牲層150的上表面的部分可朝向第二晶片200向上延伸（或突出）。替代地或附加地，在一些實施例中，第一晶片100的第一犧牲層150的上表面的另一部分可遠離第二晶片200向下延伸（或凹陷）。

相較之下，第二晶片200的上表面可具有實質線性（或平坦的）輪廓，使得第二晶片200的上表面的高度不隨著沿第一方向D1的位置而變化。就此而言，第二晶片200的上表面的總高度可相對於第二晶片200的最下表面來界定。例如，第二上部接墊232的上表面可與第二上部絕緣層234的上表面處於實質相同的高度（或水平位），如例如圖2C中所示。然而，與第二晶片200的其他元件及組件相關聯的表面的輪廓及水平位設置可藉由設計而變化。例如，第二晶片200的第二下部接合層220的上表面及下表面可沿著第一晶片100的上表面的輪廓不平坦，但是本發明構思的實施例不限於此。

假設第二晶片結構堆疊在第一晶片結構CS上的情況，即使第一晶片100的上表面的輪廓可明顯不平坦，使用第一晶片結構的第二晶片200的實質平坦的上表面可容易地將第一及第二晶片結構結合在一起。結果，可容易且正確地製造根據本發明構思的實施例的與包含第一晶片結構及第二晶片結構的半導體裝置相關聯的各種導電接墊，從而提供改善的整體電性能及更好的驅動穩定性。

圖3是示出根據本發明構思的實施例的半導體裝置11的剖面圖；圖4A是進一步示出圖3中指示的部分「P1」的放大圖；以及圖4B及圖4C是進一步示出圖3中指示的部分「P2」的相應放大圖。

參照圖3及圖4A，第二晶片200可包含第二犧牲層250。亦即，第二犧牲層250可設置在第二上部絕緣層234上以實質圍繞第二上部接墊232的部分（例如，上部部分），並且第二上部絕緣層234可實質圍繞第二上部接墊232的另一部分（例如，下部部分）。第二上部接墊232的一個表面（例如，上表面）可通過第二犧牲層250暴露並且與第二犧牲層250的上表面實質共面。

此處，第二犧牲層250的第四厚度t4可小於第一犧牲層150的第三厚度t3。例如，第二犧牲層250的第四厚度t4可在大於0埃到小於或等於約2000埃之間的範圍內。在一些實施例中，第二犧牲層250可包含與第一犧牲層150相同的一種或多種材料，其中所述一種或多種材料相對於第一上部絕緣層134及第二上部絕緣層234具有拋光選擇性。就此而言，第二犧牲層250可包含；例如氧化矽、碳氧化矽及聚合物材料中的至少一者。

參照圖3、圖4B及圖4C，第二晶片200的上表面可具有實質平坦的輪廓。亦即，第二晶片200的上表面在沿第一方向D1任意給定位置處的高度實質一致。同樣，第二晶片200的上表面的高度可相對於第二晶片200的最下表面來界定。

在如圖4B中所示者的一些實施例中，第二晶片200的上表面可包含第二上部接墊232的上表面及第二犧牲層250的上表面，其中第二上部絕緣層234設置在第二犧牲層250與第二基板210之間並被第二犧牲層250完全覆蓋。就此而言，第二上部絕緣層234的上表面可具有低於第二上部接墊232的上表面的高度。

在如圖4C中所示者的一些實施例中且相較於圖4B中所示的實施例，第二晶片200的上表面可更包含第二上部絕緣層234的上表面。亦即，第二上部絕緣層234的上表面的部分可藉由第二犧牲層250暴露並且可形成第二晶片200的上表面的部分。第二上部絕緣層234的暴露的上表面可設置在與第二犧牲層250的上表面實質相同的高度處並且可與第二犧牲層250的上表面實質共面。

圖5是示出根據本發明構思的實施例的半導體裝置12的剖面圖。

參照圖5，半導體裝置12的晶片結構CS可包含多個堆疊的第一晶片100，以及堆疊在多個第一晶片100上的第二晶片200。就此而言，上部第一晶片100可堆疊在下部第一晶片100上，並且第二晶片200可堆疊在上部第一晶片100上。由於晶片結構CS包含多個第一晶片100，所以晶片結構CS包含多個第一犧牲層150，其中第一犧牲層150的最上面的一個設置在最上面的第一晶片100的第一上部接合層130（例如，第一上部絕緣層134）與第二晶片200的第二下部接合層220（例如，第二下部保護層226）之間。另一個第一犧牲層150可設置在上部第一晶片100的第一上部接合層130（例如，第一上部絕緣層134）與下部第一晶片100的第一下部接合層120（例如，第一下部保護層126）之間。如圖5中所示，第二晶片200可不包含第二犧牲層250，但是情況並非總是如此，並且在一些實施例中，第二晶片可包含第二犧牲層250。

圖6、圖7、圖8A及圖8B是示出根據本發明構思的實施例的各種半導體裝置13、14、15及16的相應剖面圖。

參照圖6、圖7、圖8A與圖8B，半導體裝置13、14、15與16中的每一者包含晶片堆疊CST，其中晶片堆疊CST包含多個堆疊晶片結構CS（例如第一晶片結構CS1與堆疊在第一晶片結構CS1上的第二晶片結構CS2）。此處，第一晶片結構CS1及第二晶片結構CS2中的每一者可例如根據先前關於圖1、圖2A、圖2B、圖2C、圖3、圖4A、圖4B、圖4C及圖5描述的晶片結構CS中的一者來實現。在一些實施例中，第一晶片結構CS1及第二晶片結構CS2可在構成組件的配置及類型上相似，但是在其他實施例中，第一晶片結構CS1及第二晶片結構CS2可在構成組件的配置及/或類型上變化。

第一晶片結構CS1的第二上部接墊232可接觸並電性連接第二晶片結構CS2的第一下部接墊122。第一晶片結構CS1的第一下部接墊122、第一上部接墊132、第二下部接墊222及第二上部接墊232可電性連接到第二晶片結構CS2的第一下部接墊122、第一上部接墊132、第二下部接墊222及第二上部接墊232，且第一晶片結構CS1及第二晶片結構CS2的第一貫通孔112及第二貫通孔212可將其電性連接。

在第一晶片結構CS1及第二晶片結構CS2中的每一者中，一個或多個第一上部接墊132及一個或多個第二下部接墊222直接接觸而設置以構成第一接墊結構。因此，可設置一個或多個第一接墊結構。類似地，第一晶片結構CS1的一個或多個第二上部接墊232及第二晶片結構CS2的一個或多個第一下部接墊122可構成相應的第二接墊結構。參照圖6，與第一接墊結構相關聯的第五厚度t5可大於與第二接墊結構相關聯的第六厚度t6。

第一晶片結構CS1的第二晶片200及第二晶片結構CS2的第二晶片200可（例如，在第二方向D2上）垂直地間隔開。包含第一犧牲層150的至少一個第一晶片100可設置在第一晶片結構CS1的第二晶片200與第二晶片結構CS2的第二晶片200之間。

在如圖6中所示者的一些實施例中，第一晶片結構CS1及第二晶片結構CS2中的每一者的第二晶片200可不包含第二犧牲層250。因此，第一晶片結構CS1的第二上部接合層230及第二晶片結構CS2的第一下部接合層120可彼此直接接觸而沒有介置第二犧牲層250。亦即，第一晶片結構CS1的第二上部絕緣層234可直接接觸第二晶片結構CS2的第一下部絕緣層124。

在如圖7中所示者的一些實施例中且相較於圖6中所示的實施例，第一晶片結構CS1可包含第二犧牲層250。亦即，第二犧牲層250可設置在第一晶片結構CS1的第二上部接合層230（例如，第二上部絕緣層234）與第二晶片結構CS2的第一下部接合層120（例如，第一下部保護層126）之間。在一些實施例中，第二晶片結構CS2可不包含第二犧牲層250，但是情況並非總是如此，並且在本發明構思的其他實施例中，第二晶片結構CS2可包含第二犧牲層250。

參照圖8A及圖8B，與半導體裝置15及16相關聯的晶片結構CS1及CS2中的每一者可包含多於一個第一晶片100。例如，如圖8A中所示，第一晶片結構CS1可包含堆疊的多個第一晶片100及堆疊在堆疊的多個第一晶片100的最上面的一個上的第二晶片200。

在一些實施例中，第二晶片結構CS2可包含單個第一晶片100及單個第二晶片200。

替代地，在如圖8B所示者的其他實施例中，第二晶片結構CS2可包含堆疊的多個第一晶片100及堆疊在堆疊的多個第一晶片100的最上面的一個上的第二晶片200，並且第一晶片結構CS1可包含單個第一晶片100及單個第二晶片200。

圖9是示出根據本發明構思的實施例的半導體裝置17的剖面圖。

參照圖9，基底基板300可不同地設置為封裝基板（例如，PCB或中介層基板）。替代地，基底基板300可為其上積體有一個或多個半導體裝置的半導體基板。基底基板300可包含基底層310、形成在基底層310的一個表面（例如，上表面）上的上部互連層330以及在基底層310的另一表面（例如，下表面）處暴露的一個或多個下部基底接墊320。

上部互連層330可包含一個或多個上部基底接墊334及實質圍繞上部基底接墊334的基底保護層332。基底保護層332可覆蓋基底層310並且可暴露上部基底接墊334的上表面。基底保護層332的上表面可與上部基底接墊334的上表面實質共面。

其他可能的功能暫且不提，基底基板300可用作與形成在其上的晶片堆疊CST相關的重佈線組件。因此，上部基底接墊334及下部基底接墊320可通過基底層310中的電路互連線以各種方式電互連，以提供重佈線電路及/或一個或多個電路互連線。就此而言，例如，上部基底接墊334及下部基底接墊320可包含導電材料，諸如金屬（例如，銅）。基底保護層332可包含以下中至少一種：例如，氧化矽、氮化矽、氮氧化矽、碳氧化矽及碳氮化矽。

一個或多個基底連接端子340可設置在基底基板300的下表面（例如，下部基底接墊320的下表面）上。基底連接端子340中的每一者可設置在下部基底接墊320中的對應一者上並與其電性連接。基底連接端子340可包含例如焊球及/或焊料凸塊。

與圖9的半導體裝置17相關聯的晶片堆疊CST可設置在上部互連層330上並且包含例如與先前關於圖6、圖7、圖8A及圖8B描述的實施例中的一者一致的堆疊的多個晶片結構（例如，CS、CS、CS及CS'）。此處，與圖9的半導體裝置17相關聯的晶片堆疊CST假定包含四（4）個晶片結構CS、CS、CS及CS'，但本發明構思的實施例不限於此。相應不同的晶片結構（例如，CS及CS'）中的每一者可與例如先前關於圖1、圖2A、圖2B、圖2C、圖3、圖4A、圖4B、圖4C及圖5描述的晶片結構中的一者一致地實現。

與最上面的晶片結構CS'相關聯的組件可至少部分地不同於與其他晶片結構CS相關聯的組件。例如，最上面的晶片結構CS'的第二晶片200'可省略第二貫通孔212，但是本發明構思的實施例不限於此。此外，其他晶片結構CS中的每一者可包含相同的組件或不同的組件。

模製層MD可設置在基底基板300上以覆蓋基底基板300的上表面的至少部分並且至少部分地圍繞晶片堆疊CST。因此，模製層MD可覆蓋晶片堆疊CST的側表面及/或晶片堆疊CST的上表面以保護晶片堆疊CST。模製層MD可包含絕緣材料，諸如例如，環氧樹脂模製化合物（epoxy molding compound，EMC）。

如圖9中所示，晶片堆疊CST直接安裝在基底基板300上，但本發明構思的實施例不限於此。在一些實施例中，晶片堆疊CST可安裝在另一個半導體晶片上。半導體晶片可為由半導體（例如，矽）形成的晶圓級半導體基板並且可包含積體電路。此處，積體電路可包含記憶體電路、邏輯電路或其組合。

圖10是示出根據本發明構思的實施例的半導體裝置18的剖面圖。

參照圖10，半導體裝置18可包含封裝基板500（例如，PCB）及設置在封裝基板500的一個表面（例如，下表面）上的一個或多個封裝連接端子540。半導體裝置18可通過封裝連接端子540安裝在外部裝置（例如，主板）上。

中介層400可設置在封裝基板500的另一表面（例如，上表面）上，其中一個或多個中間連接端子440可設置在封裝基板500與中介層400之間。中間連接端子440可將中介層400以各種方式電性連接到封裝基板500。

多個晶片堆疊CST（例如，第一晶片堆疊CST1及第二晶片堆疊CST2）及處理器晶片800可排列在中介層400上。第一模製層MD1可實質圍繞晶片堆疊CST中的每一者。基底基板300及基底連接端子340可設置在晶片堆疊CST中的每一者及中介層400之間。第二模製層MD2可在封裝基板500上實質圍繞中介層400、多個晶片堆疊CST及處理器晶片800。一個或多個基底連接端子340可將中介層400以各種方式電性連接到基底基板300。例如，處理器晶片800可為圖形處理單元（graphic processing unit，GPU）或中央處理單元（central processing unit，CPU）。一個或多個處理器連接端子840可設置在處理器晶片800與中介層400之間以將處理器晶片800與中介層400電性連接。

第一晶片堆疊CST1及第二晶片堆疊CST2可在第一方向D1上間隔開。第一晶片堆疊CST1及第二晶片堆疊CST2中的每一者可根據關於圖9描述的晶片堆疊CST中的一者來實現並且可包含堆疊的多個晶片結構CS及CS'。

與第一晶片堆疊CST1及第二晶片堆疊CST2的構成晶片相關聯的特徵可實質相同。更具體而言，第一及第二晶片堆疊CST1及CST2的第一晶片100及第二晶片200的堆疊排列順序可相同，及/或第一及第二晶片堆疊CST1及CST2的第一晶片100及第二晶片200可相等或彼此不同。例如，相同類型的晶片可設置在第一及第二晶片堆疊CST1及CST2中的相同的相應層處。此處，例如，至少一個第一晶片100可設置於在第二方向D2上彼此相鄰的第二晶片200之間。

圖11、圖13及圖15是示出在一個示例中根據本發明構思的實施例的製造半導體裝置的方法的相關剖面圖；圖12是進一步示出圖11中指示的部分「P3」的放大圖，及圖14A及圖14B是進一步示出圖13中指示的部分「P3」的相應放大圖。在下文中，將參照圖11、圖12、圖13、圖14A、圖14B及圖15描述根據本發明構思的實施例的製造半導體裝置的方法。

參照圖11及圖12，一個或多個第一晶片100可安裝在組裝基板1000上。此處，多個第一晶片100可在第一方向D1上間隔開。組裝基板1000可為用於接合晶片的載體基板；封裝基板（例如，PCB）或設置在封裝中的中介層基板；或者其上可積體半導體裝置的半導體基板。在一些實施例中，安裝第一晶片100可包含安裝單層第一晶片100，但是在其他實施例中，安裝第一晶片100可包含依序堆疊多個第一晶片100。

一個或多個初步第二晶片200p可安裝在對應的第一晶片100上。對於包含堆疊的多個第一晶片100的實施例，初步第二晶片200p可安裝在最上面的第一晶片100上。初步第二晶片200p可包含第二基板210、第二下部接合層220、第二上部接合層230及第二犧牲層250，並且第二犧牲層250的至少部分可藉由拋光製程去除以形成第二晶片200。在一些實施例中，初步第二晶片200p可為與第一晶片100相同的晶片，但本發明構思的範圍不限於此。

在一些實施例中，初步第二晶片200p可分別安裝在第一晶片100上。亦即，初步第二晶片200p中的每一者可設置在第一晶片100中的對應一者上並且可在第一方向D1上與相鄰的初步第二晶片200p間隔開。初步第二晶片200p的第二下部接合層220可接觸第一晶片100的第一上部接合層130。更具體而言，與初步第二晶片200p相關聯的一個或多個第二下部接墊222可直接接觸與第一晶片100相關聯的一個或多個第一上部接墊132，並且初步第二晶片200p的第二下部保護層226可直接接觸第一晶片100的第一上部絕緣層134。

第一晶片100的上表面及/或初步第二晶片200p的上表面可具有不平坦的輪廓。在如圖12所示者的一些實施例中，第一晶片100的第一犧牲層150的上表面的部分可朝向初步第二晶片200p向上突出（參見圖12中指示的區域「U」）。此處，具有與第一晶片100相同的組件的初步第二晶片200p的第二犧牲層250的上表面的部分可類似地在給定的局部區域中向上突出。由於初步第二晶片200p的突出上表面位於區域「U」中的第一晶片100的突出上表面上面，所以初步第二晶片200p的突出程度可大於第一晶片100的突出程度。在某些實施例中，第一晶片100的上表面的另一部分及初步第二晶片200p的上表面的另一部分可相對凹陷。此處，初步第二晶片200p的凹陷程度可大於第一晶片100的凹陷程度。

參照圖13、圖14A及圖14B，可對初步第二晶片200p施加拋光製程（例如，化學機械拋光（chemical mechanical polishing，CMP）製程）以完成第二晶片200。

可藉由拋光製程去除初步第二晶片200p中的第二犧牲層250的至少部分及第二上部接墊232的上部部分。此時，可進一步去除第二上部絕緣層234的部分。然而，第二犧牲層250可包含相對於第二上部絕緣層234具有拋光選擇性的材料，因此第二上部絕緣層234的去除量可小於第二犧牲層250的去除量。

拋光製程可為晶圓級拋光製程。亦即，可在組裝基板1000的整個上表面上執行拋光製程，從而對組裝基板1000上彼此間隔開的多個初步第二晶片200p同時施加拋光製程。結果，稍後形成的晶片堆疊CST中的第一晶片100及第二晶片200的層排列可彼此相同。

初步第二晶片200p的不平坦的上表面可藉由拋光製程被平坦化，因此第二晶片200的上表面可變得實質平坦。因此，當在後續製程期間將另一個第一晶片100堆疊在第二晶片200上時，可防止由於接合表面的不平坦部分而可能在晶片之間出現的局部間隙。結果，堆疊的晶片可更容易地彼此接合，從而改善半導體裝置的整體電性能並提供更好的驅動穩定性。

在安裝初步第二晶片200p之前，可不對第一晶片100進行拋光製程。亦即，可對多個堆疊晶片中的一個或一些執行拋光製程。此後，可重複執行堆疊製程及拋光製程（參見例如圖15），因此至少一個第一晶片100可設置於在第二方向D2上彼此相鄰的第二晶片200之間。例如，至少一個第一犧牲層150可設置在相鄰的第二晶片200之間。

由於間歇地執行拋光製程（亦即，僅對第二晶片200執行拋光製程），因此可減少整體處理時間。此外，由於對彼此間隔開的多個初步第二晶片200p同時執行拋光製程，因此可進一步減少處理時間。結果，可改善半導體裝置的生產力。

在如圖14A中所示者的一些實施例中，可藉由拋光製程完全去除第二犧牲層250。因此，第二上部絕緣層234的上表面可暴露並且可與第二上部接墊232的上表面實質共面。

在如圖14B所示者的一些實施例中，在拋光製程之後，第二犧牲層250的部分可保留在第二上部絕緣層234上。此處，第二犧牲層250的保留部分的第四厚度t4可小於第一犧牲層150的第三厚度t3。第二犧牲層250的上表面可與第二上部接墊232的上表面實質共面。在一些實施例中，第二犧牲層250可完全覆蓋第二上部絕緣層234的上表面，但是在其他實施例中，第二犧牲層250可暴露第二上部絕緣層234的上表面的部分。

參照圖15，可在第二晶片200上重複執行多次其它第一晶片100及初步第二晶片200p的堆疊及拋光製程。因此，可形成其中第一晶片100及第二晶片200交替堆疊的晶片堆疊CST。在晶片堆疊CST中的每一者中，至少一個第一晶片100可設置於在第二方向D2上彼此相鄰的第二晶片200之間。晶片堆疊CST中的第一晶片100及第二晶片200的層排列可彼此相同。

參照圖9，可形成覆蓋晶片堆疊CST中的每一者的模製層MD。此後，可使用例如鋸切製程來分離晶片堆疊CST。在一些實施例中，組裝基板1000也可被鋸切成指定的塊件，其中每個塊件包含上述的基底基板300。在一些實施例中，晶片堆疊CST可與組裝基板1000分離，然後可在施加鋸切製程之前或之後耦合到基底基板300。

根據本發明構思的實施例，可防止在堆疊半導體裝置的晶片時由於晶片之間的接合表面處的不平坦部分而可能出現的晶片之間的局部間隙。這使得堆疊的多個晶片更容易接合。結果，可改善半導體裝置的整體電性能及驅動穩定性。

此外，由於晶圓級拋光製程可僅間歇地執行，因此可減少整體處理時間。結果，可改善半導體裝置的生產力。

儘管已經具體展示及描述本發明構思的實施例，但是發明所屬技術領域中具有通常知識者將理解，在不脫離由以下申請專利範圍界定的本發明構思的範圍的情況下，可在其中做出形式及細節上的變化。

10、11、12、13、14、15、16、17、18:半導體裝置 100:第一晶片 110:第一基板 112:第一貫通孔 114:第一電路層 120:第一下部接合層 122:第一下部接墊 124:第一下部絕緣層 126:第一下部保護層 130:第一上部接合層 132:第一上部接墊 132a、150a:上表面 134:第一上部絕緣層 150:第一犧牲層 200、200':第二晶片 200p:初步第二晶片 210:第二基板 212:第二貫通孔 214:第二電路層 220:第二下部接合層 222:第二下部接墊 224:第二下部絕緣層 226:第二下部保護層 230:第二上部接合層 232:第二上部接墊 234:第二上部絕緣層 250:第二犧牲層 300:基底基板 310:基底層 320:下部基底接墊 330:上部互連層 332:基底保護層 334:上部基底接墊 340:基底連接端子 400:中介層 440:中間連接端子 500:封裝基板 540:封裝連接端子 800:處理器晶片 840:處理器連接端子 1000:組裝基板 BL:障壁層 CL:導電層 CS:晶片結構/第一晶片結構 CS':晶片結構 CS1:第一晶片結構/晶片結構 CS2:第二晶片結構/晶片結構 CST:晶片堆疊 CST1:第一晶片堆疊 CST2:第二晶片堆疊 D1:第一方向 D2:第二方向 MD:模製層 MD1:第一模製層 MD2:第二模製層 P1、P2、P3:部分 t1:第一厚度 t2:第二厚度 t3:第三厚度 t4:第四厚度 t5:第五厚度 t6:第六厚度 U:區域

在考慮以下詳細描述及附圖後，發明所屬技術領域中具有通常知識者將更加清楚本發明構思的優點、益處及特徵以及製造及使用，其中：

圖1是示出根據本發明構思的實施例的半導體裝置10的剖面圖。

圖2A及圖2B是進一步示出在圖1的半導體裝置10中指示的部分「P1」的相應放大圖，及圖2C是進一步示出在圖1的半導體裝置10中的指示的部分「P2」的放大圖。

圖3是示出根據本發明構思的實施例的半導體裝置11的剖面圖。

圖4A是進一步示出在圖3的半導體裝置11中指示的部分「P1」的放大圖，及圖4B及圖4C是進一步示出在圖3的半導體裝置11中指示的部分「P2」的相應放大圖。

圖5、圖6、圖7、圖8A、圖8B、圖9及圖10是不同地示出根據本發明構思的實施例的半導體裝置12、13、14、15、16、17及18的相應剖面圖。

圖11、圖13及圖15是示出在一個示例中根據本發明構思的實施例的製造半導體裝置的方法的相應剖面圖；圖12是進一步示出圖11中指示的部分「P3」的放大圖，及圖14A及圖14B是進一步示出圖13中指示的部分「P3」的相應放大圖。

10:半導體裝置

100:第一晶片

110:第一基板

112:第一貫通孔

114:第一電路層

120:第一下部接合層

122:第一下部接墊

124:第一下部絕緣層

126:第一下部保護層

130:第一上部接合層

132:第一上部接墊

134:第一上部絕緣層

150:第一犧牲層

200:第二晶片

210:第二基板

212:第二貫通孔

214:第二電路層

220:第二下部接合層

222:第二下部接墊

224:第二下部絕緣層

226:第二下部保護層

230:第二上部接合層

232:第二上部接墊

234:第二上部絕緣層

CS:晶片結構/第一晶片結構

D1:第一方向

D2:第二方向

P1、P2:部分

Claims (20)

1. 一種半導體裝置，包括： 第一晶片結構及第二晶片結構，所述第二晶片結構相繼地堆疊在所述第一晶片結構上，其中所述第一晶片結構及所述第二晶片結構中的每一者包括第一晶片及堆疊在所述第一晶片上的第二晶片， 其中所述第一晶片包括： 第一基板； 第一上部接合層，在所述第一基板的上表面上，且包括第一上部接墊及圍繞所述第一上部接墊的至少部分的第一上部絕緣層； 犧牲層，在所述第一上部絕緣層上且至少圍繞所述第一上部接墊的上部部分；以及 第一下部接合層，在所述第一基板的下表面上，且包括第一下部接墊及圍繞所述第一下部接墊的至少部分的第一下部絕緣層， 所述第二晶片包括： 第二基板； 第二上部接合層，在所述第二基板的上表面上，包括第二上部接墊及圍繞所述第二上部接墊的至少部分的第二上部絕緣層；以及 第二下部接合層，在所述第二基板的下表面上，包括第二下部接墊及圍繞所述第二下部接墊的至少部分的第二下部絕緣層， 所述犧牲層設置在所述第一晶片的所述第一上部絕緣層與所述第二晶片的所述第二下部接合層之間，且 所述第二晶片結構的所述第一晶片的所述第一下部接合層直接接觸所述第一晶片結構的所述第二晶片的所述第二上部接合層。
2. 如請求項1所述的半導體裝置，其中所述第二晶片結構的所述第一晶片的所述第一下部接合層直接接觸所述第一晶片結構的所述第二晶片的所述第二上部接合層。
3. 如請求項1所述的半導體裝置，其中所述犧牲層的厚度介於自約1000埃至約2000埃之間的範圍。
4. 如請求項1所述的半導體裝置，其中所述犧牲層包括至少一種相對於所述第二上部絕緣層具有拋光選擇性的材料。
5. 如請求項1所述的半導體裝置，其中所述犧牲層包括氧化矽、碳氧化矽及聚合物材料中的至少一者。
6. 如請求項1所述的半導體裝置，其中所述第一晶片結構的所述第一晶片及所述第二晶片結構的所述第一晶片中的至少一者包括堆疊的多個第一晶片， 所述第一晶片結構的所述第二晶片在所述第一晶片結構的所述堆疊的多個第一晶片中的最上面的一者上，且 所述第二晶片結構的所述第二晶片在所述第二晶片結構的所述堆疊的多個第一晶片中的最上面的一者上。
7. 如請求項1所述的半導體裝置，其中所述第二晶片結構的所述第一下部絕緣層圍繞所述第二晶片結構的所述第一下部接墊的部分， 所述第二晶片結構的所述第一晶片更包括圍繞所述第一下部接墊的另一部分的第一下部保護層，且 所述第二晶片結構的所述第一晶片的所述第一下部保護層直接接觸所述第一晶片結構的所述第二晶片的所述第二上部接合層。
8. 如請求項1所述的半導體裝置，其中所述第二下部絕緣層圍繞所述第二下部接墊的上部部分， 所述第二晶片更包括圍繞所述第二下部接墊的下部部分的第二下部保護層，且 所述犧牲層在所述第一晶片的所述第一上部絕緣層與所述第二晶片的所述第二下部保護層之間。
9. 如請求項1所述的半導體裝置，其中所述第二上部接墊電性連接到所述第一上部接墊，且 所述第二上部接墊的厚度小於所述第一上部接墊的厚度。
10. 如請求項9所述的半導體裝置，其中所述第二上部接墊的所述厚度為所述第一上部接墊的所述厚度的約90%或大於90%。
11. 如請求項1所述的半導體裝置，其中在所述第一晶片結構及所述第二晶片結構中的每一者中，所述第二下部接墊直接接觸所述第一上部接墊且所述第二晶片結構的所述第一下部接墊直接接觸所述第一晶片結構的所述第二上部接墊。
12. 如請求項1所述的半導體裝置，其中所述第一基板包括第一貫通孔，所述第一貫通孔電性連接所述第一上部接墊及所述第一下部接墊，且 所述第二基板包括第二貫通孔，所述第二貫通孔電性連接所述第二上部接墊及所述第二下部接墊。
13. 一種半導體裝置，包括： 第一晶片及堆疊在所述第一晶片上的第二晶片， 其中所述第一晶片包括： 第一基板； 第一上部接墊，在所述第一基板的上表面上； 第一上部絕緣層，圍繞所述第一上部接墊的下部部分；以及 第一犧牲層，圍繞所述第一上部接墊的上部部分，且 所述第二晶片包括： 第二基板； 第二上部接墊，在所述第二基板的上表面上；以及 第二上部絕緣層，圍繞所述第二上部接墊，且 所述第二上部接墊的厚度小於所述第一上部接墊的厚度。
14. 如請求項13所述的半導體裝置，其中所述第二晶片更包括圍繞所述第二上部接墊的上部部分的第二犧牲層，且 所述第二犧牲層的厚度小於所述第一犧牲層的厚度。
15. 如請求項14所述的半導體裝置，其中所述第二犧牲層覆蓋所述第二上部絕緣層的上表面。
16. 如請求項14所述的半導體裝置，其中所述第二犧牲層暴露所述第二上部絕緣層的上表面的部分。
17. 一種半導體裝置，包括： 第一晶片堆疊及第二晶片堆疊，在封裝基板上間隔開， 其中所述第一晶片堆疊及所述第二晶片堆疊中的每一者包括至少一個第一晶片及堆疊在所述至少一個第一晶片上的第二晶片，所述第一晶片在所述第一晶片的上表面上包括犧牲層，且 所述第一晶片堆疊的第一堆疊排列順序與所述第二晶片堆疊的第二堆疊排列順序相同。
18. 如請求項17所述的半導體裝置，其中所述犧牲層的厚度介於自約1000埃至約2000埃之間的範圍，且 所述犧牲層包括氧化矽、碳氧化矽及聚合物材料中的至少一者。
19. 如請求項17所述的半導體裝置，其中所述第二晶片堆疊包括在所述第二晶片的上部部分上的第二犧牲層，且 所述第二犧牲層的厚度小於所述第一犧牲層的厚度。
20. 如請求項17所述的半導體裝置，其中所述至少一個第一晶片包括兩個或更多個第一晶片，且所述第二晶片安裝在所述兩個或更多個第一晶片中的最上面的一者上。