KR100746824B1 - 반도체 소자의 패드 구조 및 그 형성 방법 - Google Patents

반도체 소자의 패드 구조 및 그 형성 방법 Download PDF

Info

Publication number
KR100746824B1
KR100746824B1 KR1020050124449A KR20050124449A KR100746824B1 KR 100746824 B1 KR100746824 B1 KR 100746824B1 KR 1020050124449 A KR1020050124449 A KR 1020050124449A KR 20050124449 A KR20050124449 A KR 20050124449A KR 100746824 B1 KR100746824 B1 KR 100746824B1
Authority
KR
South Korea
Prior art keywords
layers
metal layers
metal
interlayer insulating
pad structure
Prior art date
Application number
KR1020050124449A
Other languages
English (en)
Other versions
KR20070063980A (ko
Inventor
신용욱
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050124449A priority Critical patent/KR100746824B1/ko
Priority to US11/610,748 priority patent/US20070138639A1/en
Publication of KR20070063980A publication Critical patent/KR20070063980A/ko
Application granted granted Critical
Publication of KR100746824B1 publication Critical patent/KR100746824B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04073—Bonding areas specifically adapted for connectors of different types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명에 따르면, 반도체 기판 상에 형성된 다수의 금속층들, 금속층들 사이를 절연하는 층간 절연층들, 층간 절연층들을 관통하여 금속층들을 전기적으로 연결시키는 비아들 및 금속층들의 최상층 금속층 표면에 형성된 관통홀을 포함하는 반도체 소자의 패드 구조를 제시한다.
패드, 프로브 밀림, 관통홀

Description

반도체 소자의 패드 구조 및 그 형성 방법{Pad structure of semiconductor device and manufacturing method therefor}
도 1 및 도 2는 각각 종래의 반도체 소자의 패드 구조 및 형성 방법을 설명하기 위해서 개략적으로 도시한 평면도 및 단면도이다.
도 3 및 도 4는 각각 본 발명의 실시예에 따른 반도체 소자의 패드 구조 및 형성 방법을 설명하기 위해서 개략적으로 도시한 평면도 및 단면도이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 후속 공정에 유리한 구조의 패드(pad) 구조 및 형성 방법에 관한 것이다.
반도체 소자 패드는 칩을 외부와 전기적으로 연결시키는 와이어 본딩(wire bonding) 또는 범프(bump) 등에 연결되는 본딩 패드(bonding pad)로 형성되게 된다. 이러한 패드에는 또한 칩의 테스트(test) 시 프로브(probe)가 접점되고 있다.
도 1 및 도 2는 각각 종래의 반도체 소자의 패드 구조 및 형성 방법을 설명하기 위해서 개략적으로 도시한 평면도 및 단면도이다.
도 1 및 도 2를 참조하면, 종래의 패드 구조는 삼층의 금속층들(11, 13, 15) 및 비아들(21, 25)을 포함하여 구성되고 있다.
구체적으로, 반도체 기판(30) 상에 하부 절연층(31) 상에 제1금속층(11)이 사각 패턴으로 형성되고, 제1층간 절연층(33)이 형성된다. 제1층간 절연층(33)을 관통하는 제1비아(21)들이 상호 간에 이격되어 다수 개가 형성되고, 제2금속층(13)이 사각 패턴으로 제1금속층(11)의 사각 패턴에 대해 90도 틀어지게 형성되고, 제2층간 절연층(35)이 형성된다. 제2층간 절연층(35)을 관통하는 제2비아(25)들이 제1비아(21)에 중첩되지 않는 위치에 상호 이격되어 다수 개가 형성되고, 제3금속층(15)이 사각 패턴으로 제2금속층(13)의 사각 패턴에 대해 90도 틀어지게 형성되고 있다.
그런데, 이러한 종래의 패드 구조 및 형성 방법은 금속층들(11, 13, 15) 사이에 층간 절연층들(33, 35)이 겹쳐지지 않는 부분이 생기게 되어, 평탄화 공정이 불안정할 경우 제품 제조 시에 포토레지스트(photoresist)나 폴리머(polymer) 등이 이 부분에 이상 발생으로 형성될 수 있다. 이에 따라, 패드 구조에 이물질의 잔류 발생이나 색 차이가 발생되어 패드 불량 현상을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 패드 공정 시 공정 불량을 방지할 수 있고 후속 패키지(package) 가공 공정에 유리한 특성을 가지는 반도체 소자의 새로운 패드 구조 및 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 형성된 다수의 금속층들; 상기 금속층들 사이를 절연하는 층간 절연층들; 상기 층간 절연층들을 관통하여 상기 금속층들을 전기적으로 연결시키는 비아들; 및 상기 금속층들의 최상층 금속층 표면에 형성된 관통홀을 포함하는 반도체 소자의 패드 구조를 제시한다.
상기 금속층들은 상호 간에 대등한 사각 패턴들로 형성되되 상호 간에 틀어지지 않고 정렬된 것일 수 있다.
상기 최상층 금속층을 노출하는 영역을 가지는 패시베이션층을 더 포함하되 상기 패시베이션층의 잔류 부분이 상기 관통홀 내에 잔류하되 상기 최상층 금속층의 표면을 노출하게 잔류하는 것일 수 있다.
상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는, 반도체 기판 상에 다수의 금속층들, 상기 금속층들 사이를 절연하는 층간 절연층들 및 상기 층간 절연층들을 관통하여 상기 금속층들을 전기적으로 연결시키는 비아들의 패드 구조를 형성하는 단계; 및 상기 금속층들의 최상층 금속층 표면에 관통홀을 형성하는 반도체 소자의 패드 구조 형성 방법을 제시한다.
상기 최상층 금속층을 노출하는 영역을 가지는 패시베이션층을 형성하는 단계 및 상기 패시베이션층의 잔류 부분이 상기 관통홀 내에 잔류하되 상기 최상층 금속층의 표면이 노출되게 상기 잔류 부분을 식각하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 패드 공정 시 공정 불량을 방지할 수 있고 후속 패키지(package) 가공 공정에 유리한 특성을 가지는 반도체 소자의 새로운 패드 구조 및 형성 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3 및 도 4는 각각 본 발명의 실시예에 따른 반도체 소자의 패드 구조 및 형성 방법을 설명하기 위해서 개략적으로 도시한 평면도 및 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 패드 구조는, 반도체 기판(300) 상의 하부 절연층(310) 상에 형성된 다수의 금속층들(110, 130, 150), 금속층들(110, 130, 150) 사이를 절연하는 층간 절연층들(330, 350), 층간 절연층들(330, 350을 관통하여 금속층들을 전기적으로 연결시키는 비아들(210, 230)을 포함하여 구성되고, 이때, 금속층들(110, 130, 150)의 최상층 금속층(150) 표면에 형성된 관통홀(151))들을 포함하여 구성될 수 있다.
구체적으로, 제1금속층(110)은 사각 패턴으로 형성되고, 제1층간 절연층(330)이 형성된다. 제1층간 절연층(330)을 관통하는 제1비아(210)들이 상호 간에 이격되어 다수 개가 형성되고, 제2금속층(130)이 역시 대등한 사각 패턴으로 제1금속층(110)의 사각 패턴에 정렬되게 형성되고, 제2층간 절연층(350)이 형성된다. 제2층간 절연층(350)을 관통하는 제2비아(230)들이 제1비아(210)에 중첩되지 않는 위치에 상호 이격되어 다수 개가 형성되고, 제3금속층(150)이 사각 패턴으로 제2금속층(130)의 사각 패턴에 대해 정렬되게 형성된다.
이때, 비아들(210, 230)은 패드 구조의 특성에 따라 금속층들(110, 130, 150)들을 연결할 수도 있지만 연결하지 않을 수도 있다. 연결할 경우 제품의 문제점을 확인하기 위한 테스트(test) 시 받게 되는 스트레스(stress)를 비아들(210, 230)은 완화하는 역할을 하고, 금속층들(110, 130, 150)들 간에 들뜸 현상을 막는 역할을 한다. 또한, 이후 제품을 패키지 하는 경우 패드와 패키지의 리드 프레임(lead frame)을 서로 연결하는 본딩(bonding) 시 발생하는 물리적인 스트레스에 대해 완충 역할을 하게 된다.
최상위층인 제3금속층(150)의 표면에 관통홀(151)들을 형성하는데, 이러한 관통홀(151)들은 규칙성을 갖게 배열되고, 하부의 제2비아(230)가 노출되지 않게 형성된다. 이러한 관통홀(151)에 의해 후속 프로브 테스트(probe test) 시 프로브의 밀림을 방지하고, 프로브에 의한 물리적인 스트레스를 줄일 수 있다.
상기 관통홀(151)은 슬릿(Slit) 형태로 형성되는 것이 좋다.
한편, 후속 최상층 제3금속층(150)을 노출하는 영역을 가지는 패시베이션층(400)을 형성할 때, 패시베이션층(400)의 잔류 부분(401)이 관통홀(151)을 덮을 수 있으나, 최상층 제3금속층(150)의 표면을 노출하게 잔류하도록, 이러한 잔류 부분(401)을 선택적으로 식각하는 과정을 추가로 도입할 수 있다. 이러한 추가 식각 과정에 의해서 잔류 부분(401)은 어는 정도 식각 제거되고, 관통홀(151)은 일부 노출될 수 있다.
상술한 본 발명에 따르면, 최상위 금속층에 관통홀 패턴을 형성하여, 후속 진행되는 제품의 양호를 확인하는 테스트 과정에서 패드가 받게 되는 물리적 스트레스를 이 관통홀이 완화시켜 줄 수 있다. 이에 따라, 테스트를 보다 원활하게 수행할 수 있고, 완제품을 패키지할 때 발생할 수 있는 물리적인 스트레스도 크게 줄일 수 있다. 프로브 테스트 시 프로브의 밀림 현상을 완화할 수 있다. 따라서, 패드 크기를 보다 작게 할 수 있어 제품 칩 크기 또한 줄일 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (5)

  1. 반도체 기판 상에 형성된 다수의 금속층들;
    상기 금속층들 사이를 절연하는 층간 절연층들;
    상기 층간 절연층들을 관통하여 상기 금속층들을 전기적으로 연결시키는 비아들; 및
    상기 금속층들의 최상층 금속층 표면에 형성된 관통홀을 포함하는 것을 특징으로 하는 반도체 소자의 패드 구조.
  2. 제1항에 있어서,
    상기 금속층들은 상호 간에 대등한 사각 패턴들로 형성되되 상호 간에 틀어지지 않고 정렬된 것을 특징으로 하는 반도체 소자의 패드 구조.
  3. 제1항에 있어서,
    상기 최상층 금속층을 노출하는 영역을 가지는 패시베이션층을 더 포함하되
    상기 패시베이션층의 잔류 부분이 상기 관통홀 내에 잔류하되 상기 최상층 금속층의 표면을 노출하게 잔류하는 것을 특징으로 하는 반도체 소자의 패드 구조.
  4. 반도체 기판 상에 다수의 금속층들, 상기 금속층들 사이를 절연하는 층간 절연층들 및 상기 층간 절연층들을 관통하여 상기 금속층들을 전기적으로 연결시키는 비아들의 패드 구조를 형성하는 단계; 및
    상기 금속층들의 최상층 금속층 표면에 관통홀을 형성하는 것을 특징으로 하는 반도체 소자의 패드 구조 형성 방법.
  5. 제4항에 있어서,
    상기 최상층 금속층을 노출하는 영역을 가지는 패시베이션층을 형성하는 단계 및
    상기 패시베이션층의 잔류 부분이 상기 관통홀 내에 잔류하되 상기 최상층 금속층의 표면이 노출되게 상기 잔류 부분을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패드 구조 형성 방법.
KR1020050124449A 2005-12-16 2005-12-16 반도체 소자의 패드 구조 및 그 형성 방법 KR100746824B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050124449A KR100746824B1 (ko) 2005-12-16 2005-12-16 반도체 소자의 패드 구조 및 그 형성 방법
US11/610,748 US20070138639A1 (en) 2005-12-16 2006-12-14 Pad structure in a semiconductor device and a method of forming a pad structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050124449A KR100746824B1 (ko) 2005-12-16 2005-12-16 반도체 소자의 패드 구조 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20070063980A KR20070063980A (ko) 2007-06-20
KR100746824B1 true KR100746824B1 (ko) 2007-08-06

Family

ID=38172511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050124449A KR100746824B1 (ko) 2005-12-16 2005-12-16 반도체 소자의 패드 구조 및 그 형성 방법

Country Status (2)

Country Link
US (1) US20070138639A1 (ko)
KR (1) KR100746824B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679869B2 (en) 2011-09-02 2017-06-13 Skyworks Solutions, Inc. Transmission line for high performance radio frequency applications
US8948712B2 (en) 2012-05-31 2015-02-03 Skyworks Solutions, Inc. Via density and placement in radio frequency shielding applications
KR101921686B1 (ko) 2012-06-14 2018-11-26 스카이워크스 솔루션즈, 인코포레이티드 와이어 본드 패드 및 관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700735A (en) 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP2004140093A (ja) 2002-10-16 2004-05-13 Sanyo Electric Co Ltd ボンディングパッド及びその形成方法
KR20060097442A (ko) * 2005-03-09 2006-09-14 삼성전자주식회사 그루브들을 갖는 본딩패드 및 그 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700735A (en) 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP2004140093A (ja) 2002-10-16 2004-05-13 Sanyo Electric Co Ltd ボンディングパッド及びその形成方法
KR20060097442A (ko) * 2005-03-09 2006-09-14 삼성전자주식회사 그루브들을 갖는 본딩패드 및 그 제조방법

Also Published As

Publication number Publication date
US20070138639A1 (en) 2007-06-21
KR20070063980A (ko) 2007-06-20

Similar Documents

Publication Publication Date Title
US12009350B2 (en) Semiconductor package and method of fabricating the same
KR101178299B1 (ko) 범프 패드 구조 및 그 제조방법
US7969003B2 (en) Bump structure having a reinforcement member
JP2009246218A (ja) 半導体装置の製造方法および半導体装置
US9735121B2 (en) Semiconductor chip, semiconductor package including the same, and method of fabricating the same
JP2009164607A (ja) ボンディングパッド構造物及びその製造方法、並びにボンディングパッド構造物を有する半導体パッケージ
KR100746824B1 (ko) 반도체 소자의 패드 구조 및 그 형성 방법
US20220157702A1 (en) Semiconductor package
US20140327131A1 (en) Package structure and fabrication method thereof
KR101006521B1 (ko) 반도체 패키지 및 이의 제조 방법
US20090014717A1 (en) Test ic structure
JP6012688B2 (ja) 半導体装置
KR102202634B1 (ko) 반도체 패키지 및 이를 포함하는 반도체 모듈
US20080303177A1 (en) Bonding pad structure
JP2008066440A (ja) 半導体装置およびその製造方法
KR100640431B1 (ko) 패시베이션층 형성 방법
KR101159720B1 (ko) 반도체 소자 및 그 제조 방법
KR100301061B1 (ko) 씨.에스.피(ｃｓｐ)용 반도체 칩 및 그 제조방법
US20220415724A1 (en) Multiple-level interconnect structure and manufacturing method thereof
KR102082466B1 (ko) 반도체 소자
KR100716907B1 (ko) 반도체 소자의 패드 구조 및 그 형성 방법
JP2007258354A (ja) 半導体装置の製造方法
JP3856426B2 (ja) 半導体装置及びその製造方法
KR20210105842A (ko) 반도체 패키지
JP2011108686A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee