KR101006521B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩, 상기 본딩 패드와 전기적으로 연결되며, 제1 패드부 및 제2 패드부가 형성된 재배선 및 상기 반도체 칩 상에 배치되며, 상기 본딩 패드는 덮고 상기 제1 및 제2 패드부들은 각각 노출하는 개구들을 갖는 절연 부재를 포함한다. 본딩 패드에 접속된 재배선을 갖는 반도체 패키지에 프로브 유닛을 이용하여 테스트를 수행한 후 재배선에서 빈번하게 발생되는 도전성 와이어 불량을 방지할 수 있는 효과를 갖는다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 개발된 반도체 패키지는 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩을 포함한다. 반도체 칩은 데이터를 저장 및/또는 처리하기 위한 회로부 및 외부로부터 회로부로 데이터를 입력 또는 회로부로부터 외부로 데이터를 출력하기 위한 본딩 패드들을 포함한다.
최근 개발되는 반도체 패키지들의 일부는 지정된 위치에 배치된 본딩 패드들의 위치를 변경하기 위해 본딩 패드들과 연결된 재배선을 포함한다.
예를 들어, 반도체 칩의 상면 중앙부에 본딩 패드들이 배치될 경우, 본딩 패드와 전기적으로 연결되는 도전성 와이어의 길이가 길어져 도전성 와이어와 반도체 칩이 쇼트 또는 인접한 도전성 와이어들이 전기적으로 쇼트 될 수 있다.
이를 방지하기 위하여 반도체 칩은 반도체 칩의 중앙부에 배치된 본딩 패드와 일측 단부가 연결되고 타측 단부는 반도체 칩의 에지까지 연장된 재배선을 포함할 수 있고, 도전성 와이어들은 반도체 칩의 중앙부에 배치된 본딩 패드 대신 재배 선과 전기적으로 연결되어 도전성 와이어 및 반도체 칩 또는 도전성 와이어들 사이의 쇼트는 방지된다.
한편, 본딩 패드와 전기적으로 접속된 재배선을 갖는 반도체 패키지의 경우, 재배선의 불량 유무 또는 반도체 패키지의 불량 유무를 검사하기 위한 검사 공정이 수행될 수 있다. 검사 공정은 일반적으로 프로브 유닛의 프로브(probe)를 재배선에 전기적으로 접촉시킨 후 테스트 신호를 재배선에 인가함으로써 수행된다.
그러나, 재배선에 프로브 유닛의 프로브가 접촉될 때, 뾰족한 단부를 갖는 프로브에 의하여 재배선의 표면에는 홈 또는 스크래치가 발생 될 수 있고, 도전성 와이어를 재배선에 본딩 할 때 재배선에 형성된 홈 또는 스크래치에 의하여 와이어 본딩 불량이 빈번하게 발생 되는 문제점을 갖는다.
본 발명의 하나의 목적은 프로브 유닛의 프로브를 이용하여 반도체 칩 또는 재배선의 불량 유무를 테스트 한 후 와이어 본딩 공정을 수행할 때 와이어 본딩 공정 불량을 방지할 수 있는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩, 상기 본딩 패드와 전기적으로 연결되며, 제1 패드부 및 제2 패드부가 형성된 재배선 및 상기 반도체 칩 상에 배치되며, 상기 본딩 패드는 덮고 상기 제1 및 제2 패드부들은 각각 노출하는 개구들을 갖는 절연 부재를 포함한다.
반도체 패키지의 상기 제1 패드부, 상기 제2 패드부 및 상기 재배선은 직렬 방식으로 연결된다.
반도체 패키지의 상기 절연 부재는 유기막 및 무기막 중 적어도 하나를 포함한다.
반도체 패키지의 상기 제1 패드부로는 테스트 신호가 인가되고, 상기 제2 패드부로는 데이터 신호 및 제어 신호들 중 어느 하나가 인가된다.
반도체 패키지의 상기 제1 패드부는 상기 테스트 신호를 인가하는 테스트 프로브와의 접촉에 의하여 형성된 홈을 포함한다.
반도체 패키지는 상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판 및 상기 제2 패드부 및 상기 접속 패드를 전기적으로 연결하는 접속 부재를 더 포함한다.
반도체 패키지의 접속 부재는 도전성 와이어, 도전성 범프 및 솔더볼 중 어느 하나를 포함한다.
본 발명에 따른 반도체 패키지는 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩, 상기 본딩 패드와 전기적으로 연결되며 제1 패드부를 갖는 제1 재배선, 상기 제1 재배선과 전기적으로 연결된 상기 본딩 패드와 전기적으로 연결되며 제2 패드부를 갖는 제2 재배선 및 상기 반도체 칩 상에 배치되며, 상기 본딩 패드는 덮고 상기 제1 및 제2 패드부들은 각각 노출하는 개구들을 갖는 절연 부재를 포함한다.
반도체 패키지의 상기 제1 패드부로는 테스트 신호가 인가되고, 상기 제2 패드부로는 데이터 신호 및 제어 신호들 중 어느 하나가 인가된다.
반도체 패키지의 상기 제1 패드부는 상기 테스트 신호를 인가하는 테스트 프로브와의 접촉에 의하여 형성된 홈을 포함한다.
반도체 패키지는 상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판; 및
상기 제2 패드부 및 상기 접속 패드를 전기적으로 연결하는 접속 부재를 더 포함한다.
본 발명에 따른 반도체 패키지는 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩, 상기 본딩 패드와 전기적으로 연결되며 라인 형상을 갖는 재배선 및 상기 반도체 칩 상에 배치되며, 상기 본딩 패드는 덮고 상기 재배선의 제1 위치를 노출하는 제1 개구 및 상기 재배선의 제2 위치를 노출하는 제2 개구를 갖는 절연 부재를 포함한다.
반도체 패키지의 상기 제1 위치에는 테스트 신호를 인가하는 테스트 프로브와의 접촉에 의하여 형성된 홈이 형성된다.
반도체 패키지는 상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판 및 상기 제2 개구와 대응하는 상기 재배선 및 상기 접속 패드를 전기적으로 연결하는 접속 부재를 더 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법은 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩을 제조하는 단계, 상기 본딩 패드와 전기적으로 연결되며 라인 형상을 갖는 재배선을 형성하는 단계, 상기 반도체 칩 상에 상기 본딩 패드는 덮고 상기 재배선의 제1 위치를 노출하는 제1 개구 및 상기 재배선의 제2 위치를 노출하는 제2 개구를 갖는 절연 부재를 형성하는 단계, 상기 제1 위치에 대응하는 상기 재배선에 테스트 프로브를 콘택 하여 상기 반도체 칩을 테스트하는 단계, 상기 반도체 칩을 접속 패드를 갖는 기판상에 실장 하는 단계 및 상기 제2 위치에 대응하는 상기 재배선 및 상기 접속 패드를 접속 부재를 이용하여 전기적으로 연결하는 단계를 포함한다.
상기 재배선 및 상기 접속 패드를 전기적으로 연결하는 단계에서, 상기 접속 부재는 도전성 와이어를 포함한다.
본 발명에 따르면, 본딩 패드에 접속된 재배선을 갖는 반도체 패키지에 프로브 유닛을 이용하여 테스트를 수행한 후 재배선에서 빈번하게 발생되는 도전성 와이어 불량을 방지할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 재배선(120) 및 절연 부재(130)를 포함한다.
반도체 칩(110)은 회로부(112) 및 본딩 패드(114)들을 포함한다.
회로부(112)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함할 수 있다.
본딩 패드(114)들은, 예를 들어, 반도체 칩(110)의 상면 중앙에 배치될 수 있다. 각 본딩 패드(114)들은 반도체 칩(110)의 상면 중앙에, 예를 들어, 2 열로 배치될 수 있다.
한편, 반도체 칩(110)이 방대한 데이터를 저장하는 메모리 반도체 칩일 경 우, 반도체 칩(110)은 반도체 칩(110)의 상면에 배치되며 회로부(112)와 전기적으로 연결된 퓨즈 박스(116)를 더 포함할 수 있다.
반도체 칩(110)은 반도체 칩(110)의 상면을 덮고 본딩 패드(114)들 및 퓨즈 박스(116)를 각각 노출하는 개구를 갖는 보호막(111)을 포함한다. 본 실시예에서, 보호막(111)은 질화막 일 수 있다.
본 실시예에서, 반도체 칩(110)이 메모리 반도체 칩일 경우, 보호막(111)의 상면에는 각 본딩 패드(114)들은 노출하고 퓨즈 박스(116)들은 덮는 절연막(117)을 더 포함할 수 있다. 본 실시예에서, 반도체 칩(110)에 퓨즈 박스(116)들이 형성되지 않을 경우, 반도체 칩(110)의 상면에 절연막(117)을 형성하지 않아도 무방하다.
재배선(120)은 반도체 칩(110)의 상면에 형성된 절연막(117) 상에 배치된다. 재배선(120)은 우수한 도전 특성을 갖는 구리를 포함할 수 있고, 재배선(120)은, 평면상에서 보았을 때, 라인 형상을 가질 수 있다.
도 2를 다시 참조하면, 각 재배선(120)은 제1 패드부(122) 및 제2 패드부(124)를 포함한다. 본 실시예에서, 재배선(120), 제1 패드부(122) 및 제2 패드부(124)는, 예를 들어, 본딩 패드(114)에 대하여 직렬 방식으로 연결된다.
제2 패드부(124)는 본딩 패드(114)와 접속된 재배선(120)의 일측 단부와 대향하는 타측 단부에 배치된다. 제2 패드부(124)는 재배선(120)의 폭보다 다소 넓은 폭을 갖는다. 본 실시예에서, 제2 패드부(124)로는 데이터 신호 또는 제어 신호가 인가되고, 제2 패드부(124)를 통해 인가된 데이터 신호 또는 제어 신호는 본딩 패드(114)를 통해 회로부(112)로 인가된다.
제1 패드부(122)는 제2 패드부(124) 및 본딩 패드(114)의 사이에 배치된다. 제1 패드부(122)는 재배선(120)의 폭보다 다소 넓은 폭을 갖는다. 본 실시예에서, 제1 패드부(122)로는 반도체 칩(110) 또는 재배선(120)의 불량을 테스트하기 위한 테스트 신호가 프로빙 유닛의 프로브(미도시)를 통해 인가된다.
프로브 유닛(미도시)의 프로브가 제1 패드부(122)에 콘택 되기 때문에 제1 패드부(122)의 표면에는 홈 또는 스크래치가 형성되는 반면, 제2 패드부(124)에는 프로브 유닛의 프로브가 콘택되지 않기 때문에 제2 패드부(124)의 표면에는 홈 또는 스크래치가 형성되지 않는다. 따라서, 본 실시예에서는 제2 패드부(124)에 도전성 와이어를 본딩하는 도중 홈 또는 스크래치에 의한 와이어 본딩 불량이 발생하지 않는다.
도 1을 다시 참조하면, 절연 부재(130)는 반도체 칩(110)의 상면에 배치되고, 재배선(120)은 절연 부재(130)에 의하여 덮인다. 절연 부재(130)는 본딩 패드(114)들은 덮고 재배선(120)의 제1 패드부(122)를 노출하는 제1 개구(132) 및 제2 패드부(124)를 노출하는 제2 개구(134)를 포함한다. 본 실시예에서, 절연 부재(130)는 유기막 및/또는 무기막을 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 따른 반도체 패키지는 기판, 접속 부재 및 몰딩 부재를 제외하면 앞서 도 1 및 도 2에서 설명된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 반도체 패키지(100)는 반도체 칩(110), 재배선(120), 절연 부재(130), 기판(140), 접속 부재(150) 및 몰딩 부재(160)를 포함한다.
재배선(120)이 형성된 반도체 칩(110)의 상면과 대향 하는 하면은 접착 부재(118)에 의하여 기판(140)의 상면 상에 부착된다.
기판(140)은 기판 몸체(141), 접속 패드(144), 볼 랜드 패드(146) 및 도전볼(148)들을 포함한다.
기판 몸체(141)는 플레이트 형상을 갖는 인쇄회로기판이다. 기판 몸체(141)의 상면의 중앙부에는 반도체 칩(110)의 하면이 접착 부재(118)에 의하여 부착된다.
접속 패드(144)는 기판 몸체(141)의 상면의 에지에 배치되며, 접속 패드(144)는 기판 몸체(141)의 상면과 대향 하는 하면에 배치된 볼 랜드 패드(146)와 전기적으로 연결된다. 도전볼(148)은 볼 랜드 패드(146)와 전기적으로 연결되며, 도전볼(148)은 솔더를 포함한다.
접속 부재(150)는 재배선(120)의 제2 패드부(124) 및 접속 패드(144)를 전기적으로 연결한다. 본 실시예에서, 접속 부재(150)는 제2 패드부(124) 및 접속 패드(144)를 전기적으로 연결하는 도전성 와이어일 수 있다. 이와 다르게, 접속 부재는 제2 패드부(124) 및 접속 패드(144)를 플립 칩 방식으로 연결하는 도전성 범프일 수 있다. 이와 다르게, 접속 부재는 제2 패드부(124) 및 접속 패드(144)를 플립 칩 방식으로 연결하는 솔더볼 일 수 있다.
본 실시예에서, 접속 부재(150)를 이용하여 제2 패드부(124) 및 접속 패 드(144)를 전기적으로 연결할 때, 제2 패드부(124)의 표면에는 프로빙 유닛의 프로브에 의한 홈 또는 스크래치가 없기 때문에 도전성 와이어를 이용하여 와이어 본딩을 수행할 때 와이어 본딩 불량이 발생 되지 않는다.
도전성 와이어를 이용하여 반도체 칩(110)의 제2 패드부(124) 및 기판 몸체(141)에 배치된 접속 패드(144)를 전기적으로 연결한 후, 기판(140), 반도체 칩(110) 및 접속 부재(150)들은 몰딩 부재(160)에 의하여 몰딩 된다.
도 4는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 평면도이다. 본 발명에 따른 반도체 패키지는 제1 재배선 및 제2 재배선을 제외하면 앞서 도 1에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 반도체 패키지(100)는 회로부와 연결된 본딩 패드(114)들을 갖는 반도체 칩(110), 제1 재배선(170), 제2 재배선(180) 및 절연 부재(130)를 포함한다.
제1 재배선(170)의 일측 단부는 반도체 칩(110)의 상면 상에 배치된 각 본딩 패드(114)들과 전기적으로 연결된다. 제1 재배선(170)의 단부에는 제1 패드부(175)가 배치된다.
제2 재배선(180)은 제1 재배선(170)과 전기적으로 연결된 각 본딩 패드(114)들과 전기적으로 연결된다. 제2 재배선(180)의 단부에는 제2 패드부(185)가 배치된다.
본 실시예에서, 제1 재배선(170)의 제1 패드부(175)로는 데이터 신호 또는 제어 신호가 인가되고, 제1 패드부(175)를 통해 인가된 데이터 신호 또는 제어 신호는 본딩 패드(114)를 통해 회로부로 입력된다. 본 실시예에서, 제2 재배선(180)의 제2 패드부(185)로는 테스트 신호가 인가되고, 제2 패드부(185)를 통해 인가된 테스트 신호는 본딩 패드(114)를 통해 회로부로 입력된다.
본 실시예에서, 제1 패드부(175)를 갖는 제1 재배선(170) 및 제2 패드부(185)를 갖는 제2 재배선(180)을 본딩 패드(114)에 연결하고, 제2 패드부(185)에 프로브 유닛의 프로브를 접촉시킴으로써 도전성 와이어가 본딩 되는 제1 패드부(175)에 홈 또는 스크래치가 발생 되는 것을 방지하여 제1 패드부(175)에 도전성 와이어를 본딩할 때 와이어 본딩 불량을 방지할 수 있다.
또한, 제1 재배선(170) 및 제2 재배선(180)을 갖는 반도체 패키지(100)는 도 3에 도시된 바와 같이 접속 패드(144)를 갖는 기판(140)의 상면 상에 부착되고, 반도체 패키지(100)의 제2 재배선(180) 상에 형성된 제2 패드부(185) 및 기판(140)의 접속 패드(144)는 접속 부재(150)에 의하여 전기적으로 연결된다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명에 따른 반도체 패키지는 절연 부재의 개구들을 제외하면 앞서 도 1에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 재배선(190) 및 절 연 부재(137)를 포함한다.
재배선(190)은, 평면상에서 보았을 때, 라인 형상을 갖고, 재배선(190)의 일측 단부는 본딩 패드(114)와 전기적으로 연결되고 상기 일측 단부와 대향 하는 타측 단부는 반도체 칩(110)의 상면 에지로 연장된다. 본 실시예에서, 재배선(190)은, 평면상에서 보았을 때, 동일한 폭을 갖는다.
절연 부재(137)는 반도체 칩(110)의 상면에 배치되고, 절연 부재(137)는 재배선(190)을 덮는다. 절연 부재(137)는 재배선(190)의 일부인 제1 위치를 노출하는 제1 개구(138)를 포함하고, 재배선(190)의 일부인 제2 위치를 노출하는 제2 개구(139)를 포함한다. 이하, 제1 개구(138)와 대응하는 재배선(190)의 제1 위치는 제1 패드부(192)로서 정의되고, 제2 개구(139)와 대응하는 재배선(190)의 제2 위치는 제2 패드부(194)로서 정의된다.
제1 패드부(192)에는 프로브 유닛의 프로브가 콘택 되고, 이로 인해 재배선(190)의 제1 패드부(192)에는 프로브에 의하여 홈 또는 스크래치가 형성되는 반면, 제2 패드부(194)에는 프로브 유닛의 프로브가 콘택 되지 않기 때문에 제2 패드부(194)에는 홈 또는 스크래치가 형성되지 않는다.
또한, 재배선(190)을 갖는 반도체 패키지(100)는 접속 패드(144)를 갖는 기판(140)의 상면 상에 부착되고, 반도체 패키지(100)의 재배선(190) 상에 형성된 제2 패드부(194) 및 기판(140)의 접속 패드(144)는 접속 부재(150)에 의하여 전기적으로 연결된다.
도 6 내지 도 10들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법 을 도시한 단면도들이다.
도 6을 참조하면, 반도체 패키지를 제조하기 위해서 먼저 반도체 칩(110)을 제조하는 공정이 수행된다.
반도체 칩(110)은 다양한 제조 공정을 통해 제조되며, 반도체 칩(110)은 회로부(112) 및 본딩 패드(114)들을 포함한다. 이에 더하여, 반도체 칩(110)은 퓨즈 박스(116) 및 보호막(111)을 더 포함할 수 있다.
회로부(112)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함하며, 본딩 패드(114)들은 회로부(112)와 전기적으로 연결된다. 본 실시예에서, 본딩 패드(114)들은, 예를 들어, 반도체 칩(110)의 상면 중앙에 배치된다.
퓨즈 박스(116)는 반도체 칩(110)의 상면 상에 배치되며, 퓨즈 박스(116)를 이용해 회로부(112)의 데이터 저장부는 리페어 된다.
보호막(111)은 반도체 칩(110)의 상면 상에 배치되며, 보호막(111)은 각 본딩 패드(114)들 및 각 퓨즈 박스(116)를 노출하는 개구들을 갖는다. 본 실시예에서, 보호 부재(111)는, 예를 들어, 질화막 일 수 있다.
본 실시예에서, 반도체 칩(110)이 퓨즈 박스(116)를 포함할 경우, 보호막(111) 상에는 절연막(117)이 형성된다. 절연막(117)은 반도체 칩(110)의 각 본딩 패드(114)들은 노출 및 각 퓨즈 박스(116)들은 덮는다. 본 실시예에서, 절연막(117)은 유기막 및/또는 무기막일 수 있다.
도 7을 참조하면, 반도체 칩(110) 상에 퓨즈 박스(116)를 덮는 절연막(117) 이 형성된 후, 절연막(117) 상에는 재배선(120)이 형성된다.
재배선(120)을 형성하기 위해서, 절연막(117) 상에는 전면적에 걸쳐 금속 씨드막(미도시)이 형성될 수 있다. 금속 씨드막으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 바니듐, 구리 등을 들 수 있다. 금속 씨드막은 화학 기상 증착(CVD) 공정, 물리적 기상 증착(PVD) 공정 또는 일원자층 공정 등에 의하여 형성될 수 있다.
금속 씨드막이 절연막(117) 상에 형성된 후, 금속 씨드막 상에는 전면적에 걸쳐 포토레지스트 필름이 형성되고, 포토레지스트 필름은 패터닝 되어 재배선이 형성될 부분의 금속 씨드막을 노출하는 개구를 갖는 포토레지스트 패턴이 형성된다.
포토레지스트 패턴이 형성된 후, 포토레지스트 패턴에 의하여 노출된 금속 씨드막 상에는, 예를 들어, 도금 공정에 의하여 재배선(120)이 형성된다. 본 실시예에서, 재배선(120)은, 예를 들어, 우수한 도전 특성을 갖는 구리를 포함할 수 있다.
재배선(120)이 금속 씨드막 상에 형성된 후, 포토레지스트 패턴은 애싱 공정 또는 스트립 공정에 의하여 금속 씨드막으로부터 제거되고, 금속 씨드막은 재배선(120)을 식각 마스크로 이용하여 패터닝 되어 재배선(120)에 의하여 보호받지 못하는 금속 씨드막은 절연막(117)으로부터 제거된다.
이와 다르게, 재배선(120)을 형성하기 위하여, 절연막(117) 상에는 전면적에 걸쳐 금속막이 형성되고, 금속막 상에는 포토레지스트 패턴이 형성된다. 본 실시예 에서, 포토레지스트 패턴은 금속막 중 재배선(120)이 형성될 위치에 형성된다.
이어서, 금속막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 되고, 이로 인해 절연막(117) 상에는 재배선(120)이 형성된다. 본 실시예에서, 재배선(120)으로 사용될 수 있는 물질의 예로서는 금, 은, 알루미늄 및 알루미늄 합금 등을 들 수 있다.
본 실시예에서, 재배선(120)은 제1 패드부 및 제2 패드부를 가질 수 있고, 본 실시예에서, 재배선, 제1 및 제2 패드부들은 본딩 패드(114)에 대하여 직렬 방식으로 형성될 수 있다. 이와 다르게, 하나의 본딩 패드(114)에는 적어도 2 개의 재배선(120)들이 병렬 방식으로 연결될 수 있다.
도 8을 참조하면, 절연막(117) 상에 재배선(120)이 형성된 후, 절연막(117) 상에는 재배선(120)을 덮는 절연 부재(130)가 형성된다. 재배선(120)을 덮는 절연 부재(130)는, 예를 들어, 감광 물질을 포함하는 유기막일 수 있다.
재배선(120)을 덮고 감광물질을 포함하는 절연 부재(130)는 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 절연 부재(130)에는 복수개의 개구(132,134)들이 형성된다. 각 개구(132,134)들은 재배선(120)의 제1 위치 및 재배선(120)의 제2 위치를 각각 노출한다.
도 9를 참조하면, 재배선(120)의 제1 및 제2 위치들을 각각 노출하는 개구(132,134)들을 갖는 절연 부재(130)가 형성된 후, 개구(132,134)들 중 본딩 패드(114)와 인접하게 배치된 개구(132)들을 통해 재배선(120)에는 각각 테스트 신호를 인가하는 프로브 유닛(160)의 프로브(162)가 접촉되고, 프로브(162)를 통해 테 스트 신호가 재배선(120)으로 출력된다.
도 10을 참조하면, 프로브(162)에 의하여 재배선(120)에 테스트 신호가 인가된 후, 반도체 칩(110)은 접속 패드(144)를 갖는 기판(140) 상에 부착되고, 개구(134)에 의하여 노출된 재배선(120) 및 기판(140)의 접속 패드(144)는 도전성 와이어(150)에 의하여 전기적으로 연결된다.
이어서, 도 3에 도시된 바와 같이 반도체 칩(110), 도전성 와이어(150) 및 기판(140)은 몰딩 부재(160)에 의하여 몰딩 되어 반도체 패키지(200)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 본딩 패드에 접속된 재배선을 갖는 반도체 패키지에 프로브 유닛을 이용하여 테스트를 수행한 후 재배선에서 빈번하게 발생되는 도전성 와이어 불량을 방지할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 6 내지 도 10들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (18)

  1. 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드와 전기적으로 연결되며, 제1 패드부 및 제2 패드부를 갖는 재배선; 및
    상기 반도체 칩 상에 배치되며, 상기 본딩 패드는 덮고 상기 제1 및 제2 패드부들은 각각 노출하는 개구들을 갖는 절연 부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 패드부, 상기 제2 패드부 및 상기 재배선은 직렬 방식으로 연결된 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 절연 부재는 유기막 및 무기막 중 적어도 하나인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 패드부로는 테스트 신호가 인가되고, 상기 제2 패드부로는 데이터 신호 및 제어 신호들 중 어느 하나가 인가되는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 패드부는 상기 테스트 신호를 인가하는 테스트 프로브와의 접촉에 의하여 형성된 홈을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판; 및
    상기 제2 패드부 및 상기 접속 패드를 전기적으로 연결하는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 접속 부재는 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 접속 부재는 도전성 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 접속 부재는 솔더를 포함하는 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드와 전기적으로 연결되며 제1 패드부를 갖는 제1 재배선;
    상기 제1 재배선과 전기적으로 연결된 상기 본딩 패드와 전기적으로 연결되며 제2 패드부를 갖는 제2 재배선; 및
    상기 반도체 칩 상에 배치되며, 상기 본딩 패드는 덮고 상기 제1 및 제2 패드부들은 각각 노출하는 개구들을 갖는 절연 부재를 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 패드부로는 테스트 신호가 인가되고, 상기 제2 패드부로는 데이터 신호 및 제어 신호들 중 어느 하나가 인가되는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 패드부는 상기 테스트 신호를 인가하는 테스트 프로브와의 접촉에 의하여 형성된 홈을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제10항에 있어서,
    상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판; 및
    상기 제2 패드부 및 상기 접속 패드를 전기적으로 연결하는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드와 전기적으로 연결되며 라인 형상을 갖는 재배선; 및
    상기 반도체 칩 상에 배치되며, 상기 본딩 패드는 덮고 상기 재배선의 제1 위치를 노출하는 제1 개구 및 상기 재배선의 제2 위치를 노출하는 제2 개구를 갖는 절연 부재를 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 제1 위치에는 테스트 신호를 인가하는 테스트 프로브와의 접촉에 의하여 형성된 홈이 형성된 것을 특징으로 하는 반도체 패키지.
  16. 제14항에 있어서,
    상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판; 및
    상기 제2 개구와 대응하는 상기 재배선 및 상기 접속 패드를 전기적으로 연결하는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 회로부 및 상기 회로부와 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩을 제조하는 단계;
    상기 본딩 패드와 전기적으로 연결되며 라인 형상을 갖는 재배선을 형성하는 단계;
    상기 반도체 칩 상에 상기 본딩 패드는 덮고 상기 재배선의 제1 위치를 노출하는 제1 개구 및 상기 재배선의 제2 위치를 노출하는 제2 개구를 갖는 절연 부재를 형성하는 단계;
    상기 제1 위치에 대응하는 상기 재배선에 테스트 프로브를 콘택 하여 상기 반도체 칩을 테스트하는 단계;
    상기 반도체 칩을 접속 패드를 갖는 기판상에 실장 하는 단계; 및
    상기 제2 위치에 대응하는 상기 재배선 및 상기 접속 패드를 접속 부재를 이용하여 전기적으로 연결하는 단계를 포함하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 재배선 및 상기 접속 패드를 전기적으로 연결하는 단계에서, 상기 접속 부재는 도전성 와이어인 것을 특징으로 하는 반도체 패키지의 제조 방법.
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