JP4446793B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、再配線構造を有する半導体装置およびその製造方法に関するものである。

近年、情報通信機器や事務用電子機器の小型化及び高機能化が進むことに伴って、これらの電子機器に搭載される半導体集積回路装置等の半導体装置に対して、半導体装置の小型化と共に、入出力のための外部端子の数を増加することが要求されている。

このような要求を実現する技術として、半導体装置を半導体チップと同等の大きさに形成できるように外部端子を配置するＣＳＰ(Chip Scale Package)技術やＴＡＢテープと呼ばれる薄膜状の配線基板を用いるＴ−ＢＧＡ（Tape-Ball Grid Array）技術の開発が進んでいる。

以下に、従来例として、半導体チップの電極を外部と接続するための配線及び外部端子を、半導体ウェハの状態で形成するウェハレベルＣＳＰ技術について、図面を参照しながら説明する。

図１０及び図１１は従来例にかかる半導体装置を示し、図１０は表面の部材を部分的にはがした状態を示す平面図であり、図１１は図１０におけるＢ−Ｂ’線部の断面構成を示している。

図１０及び図１１に示すように、半導体チップ１００には半導体素子形成領域１０１に半導体素子を含めた回路が形成されており、半導体チップ１００の上には、半導体チップ１００の電極である素子電極１０３と、この素子電極１０３の上側を開口する保護膜（パッシベーション膜）１０４とが形成されている。保護膜１０４の上には、素子電極１０３の上側に開口部を有する第１の絶縁膜１０５を介して、一方の端部が素子電極１０３と接続され、他方の端部がランド１０８と接続された金属配線層１０７が形成されている。前記金属配線層１０７は、例えばスパッタ法によって形成されたＴｉ等のバリアメタルおよびＣｕ等の下部金属膜１０６ａと、その上方に電気めっき法によって形成されたＣｕなどの上部金属膜１０６ｂとによって構成されている。また、金属配線層１０７の上を含む第１の絶縁膜１０５の上にはランド１０８の上に開口部を有する第２の絶縁膜１０９が形成されており、第２の絶縁膜１０９の開口部には、ランド１０８と接続される金属バンプ２００が形成されている。なお、図１０及び図１１における１０２は半導体素子の配置が禁止されている素子配置禁止領域である。

従来例の半導体装置では、半導体チップ１００の素子電極１０３を金属配線層１０７及びランド１０８を介して金属バンプ２００と接続することにより、金属バンプ２００を外部端子として利用できるよう構成されている。そして、金属バンプ２００を半導体チップ１００の主面上に配置することにより半導体チップ１００と同等の大きさの半導体装置を実現できるようになっている。

上記半導体装置においては、通常、半導体ウェハの加工工程終了後で、外部接続端子の形成工程の前に、半導体チップ１００の性能試験が行われる。前記性能試験においては、素子電極１０３上に電気検査用のプローブ針を接触させて試験を行うことから、前記素子電極１０３は、半導体チップ１００の性能試験を行うための電極としての役割と、前記金属バンプ２００と前記素子電極１０３を電気的に接続するための前記金属配線層１０７との接点としての役割とを担っている。

一方、半導体チップ１００の性能試験を行う際に使用される電気検査用のプローブ針は、タングステンカーバイド等の硬度の高い物質からなり、しかも素子電極１０３上の自然酸化膜等を破らなければ良好な接続が得られないため、素子電極１０３に対して点接触状態で接触させ、素子電極１０３の大きさや酸化膜の状態によって定められた力で押し当てることによって測定が行われる。この際に素子電極１０３の金属表面は下方向への力と横方向の力が加わることになり、変形したり削られたりすることになるので、図１２に示すように性能試験終了後の素子電極１０３にはプローブ痕２０１が残ることになる。したがって、半導体チップ１００の性能試験が行われる素子電極１０３の下に配線や素子等を配置した場合には前記性能試験時の機械的衝撃によって配線や素子が損傷を受ける可能性が高いため、前記素子電極１０３の下には配線および素子等が配置できない。

しかしながら、前記素子電極１０３は、上述したように前記金属バンプ２００と前記素子電極１０３とを電気的に接続するための前記金属配線層１０７との接点としての役割も持っているため、素子電極１０３上には上述のように種々の工程を経て前記金属配線層１０７が形成される（図１３参照）。この金属配線形成工程において、上述したプローブ痕２０１に起因して前記素子電極１０３と前記金属配線層１０７との安定した接続が得られない場合や、信頼性が劣化する場合があった。

具体的には、素子電極１０３の上側に開口部を有する第１の絶縁膜１０５を介して、金属配線層１０７を形成する際には、開口部を有する第１の絶縁膜１０５上にスパッタ法等によりバリアメタルおよび下部金属膜１０６ａを形成し、めっきレジストの塗布、露光、現像を行った後に、めっき法により上部金属膜１０６ｂを形成するが、前記スパッタ法によるバリアメタルおよび下部金属膜１０６ａが上述のプローブ痕２０１の存在によってカバレッジが悪くなり、その後のめっきレジスト形成工程や金属配線形成工程で使用される薬剤によって腐食される場合や、めっき法による上部金属膜１０６ｂの形成が不完全になる場合があり、これが安定した接続や信頼性を阻害する要因となっていた。

このような問題点に対処するものとして、例えば、特許文献１には、素子電極の面積を大きくして、電気特性検査用パッドとボンディングパッドとを別に形成する半導体装置の製造方法が開示されている。また、特許文献２にかかる半導体装置では、回路形成領域の上方箇所に設けたボンディングパッドにおいて、実際にボンディングされる領域とは別に、プローブを当てるための領域を隣接させて配設した構成が提案されている。

これらの方法によれば、ボンディングパッドとは別に電気特性検査用パッドを形成したり、実際にボンディングパッドとして用いられる領域以外にプローブを当てるための領域を設けたりしているので、実際にボンディングパッドを行う箇所がプローブによって損傷することがなくなり、接続に関する信頼性が低下することを防止できる。
特開平１−２９５４４４号公報 特開平１１−３０７６０１号公報

しかしながら、上記した特許文献１のように、素子電極の面積を大きくして、電気特性検査用パッドとボンディングパッドとを別に形成する半導体装置の製造方法では、回路形成領域上には前記電気特性検査用パッドは配置できず、回路形成領域以外の箇所に電気特性検査用パッドを設けなければならず、この結果、パッド面積が大きくなってしまい、チップサイズを大きくせざるを得ないという問題があった。

また、特許文献２にかかる半導体装置のように、実質的に電気特性検査用パッドやボンディングパッドとなる領域を回路形成領域に配置する構成を採用しようとすると、プローブ針による衝撃や、ワイヤーボンディングあるいはバンプ形成後の実装時における衝撃を吸収できるよう、パッド金属を厚くする等の特別な構成で半導体ウェハを形成する必要があり、プロセス改善など、コストが高くなるという問題があった。

また、半導体ウェハプロセス終了後に半導体チップの電気特性検査を行わず、半導体装置が完成した後に外部接続端子である金属バンプを使用して電気特性検査を行う場合が考えられるが、この方法では金属バンプとプローブ針を接触させる必要があり、金属バンプ表面に傷がつくという問題がある。また、電気特性検査を行った結果、不良が検出された場合には、ウェハプロセスによる不良であるのか外部接続端子形成工程での不良であるのかが判別できず、不良原因の追求が困難になるという問題がある。さらに、ウェハプロセスの工程トラブルが発生した場合においても、外部接続端子形成工程が完了するまで工程トラブルの発生が確認できず、その間不良品の生産を続けることになり、ロスが非常に大きくなってしまう可能性がある。

さらに、近年の半導体装置に対する小型化及び高機能化の要求はますます強くなってきているが、半導体素子と素子電極とを接続する配線（例えばＡｌ配線）の抵抗に加えて、素子電極と外部接続端子である金属バンプとを接続するための金属配線（例えばＣｕ配線）の抵抗が存在するため、信号遅延が発生し、図１０に示すように、素子電極１０３が半導体チップ１００の外周寄り位置に配置されている従来の半導体装置においては、半導体素子と素子電極とを接続する金属配線(図示せず)の距離、および素子電極と金属バンプとを接続する金属配線層１０７による接続距離が比較的長いので、外部機器との間で信号の高速伝送が困難になるという問題が生じるようになってきた。

本発明は、前記問題点を解決するためになされたものであり、再配線構造を有する半導体装置において、素子電極と金属配線との電気的接続が良好に行われ、かつ良好な信頼性が確保できるとともに、半導体チップの小型化を阻害することなく、半導体装置と外部機器との間で信号の高速伝送が行うことができる半導体装置およびその製造方法を提供することを目的とするものである。

前記問題点を解決するために本発明に係る半導体装置は、半導体チップを有する半導体装置であって、前記半導体チップは、少なくとも１つの半導体素子と、主面上に形成され且つ前記半導体素子と電気的に接続された素子電極とを備え、前記半導体チップの主面上には、半導体素子を含む半導体素子形成領域と、前記半導体素子形成領域に点在するように間隔をあけて２次元的に配置された複数の素子配置禁止領域とが形成され、前記素子電極は外部接続用端子に接続するための金属配線と接続される接続用領域と、前記半導体チップの電気特性検査のための検査用領域とで構成され、前記素子電極の接続用領域が前記半導体素子形成領域内に配置され、且つ前記素子電極の検査用領域が前記素子配置禁止領域に形成されていることを特徴とするものである。

このようにすると、外部接続用端子である金属バンプに接続するための金属配線と接続される接続用領域内には、電気特性検査の際に素子電極上に形成されるプローブ痕は存在しないため、前記素子電極と前記金属配線とは安定した接続が得られ、半導体装置の信頼性が確保できる。また、前記半導体素子形成領域内に前記金属バンプに接続するための金属配線と接続する接続用領域が配置されているため、従来の電気特性検査と金属配線への接続を素子電極の同一領域内で行う半導体装置と比較して、素子電極自体の面積は増大するが、半導体チップの面積を増大させなくても済み、小型化を阻害することがない。また、素子電極の検査用領域は素子配置禁止領域に形成されているので、プローブ針で検査用領域を押圧した場合でも、半導体素子が損傷することがない。

また、本発明にかかる半導体装置において、素子電極の接続用領域を、この半導体素子および外部接続用端子の配設位置近傍に配置させるとよく、この構成によると、前記半導体素子と素子電極とを接続する金属配線の配線長ならびに前記外部接続用端子に接続するための金属配線の配線長を短くすることができ、半導体装置と外部機器との間で信号の高速伝送が可能となる。

さらに、前記素子電極における接続用領域と検査用領域との境界上の少なくとも一部分に保護膜（パッシベーション膜）が形成されていることが好ましい。
このようにすると、前記素子電極が外部接続用端子に接続するための金属配線と接続される接続用領域と、半導体チップの電気特性検査のための検査用領域との境界認識精度が向上するため、半導体チップの特性検査の際にプローブ針を素子電極のプローブ針接続用の領域に容易に接続させることが可能となるので、プローブ針の針痕が外部接続用端子に接続するための金属配線と接続される領域に入り込む可能性が低くなり、素子電極と金属配線との電気的接続がより確実なものとなる。

また、本発明にかかる半導体装置は、素子電極が外部接続用端子に接続するための金属配線と接続される接続用領域と、半導体チップの電気特性検査のための検査用領域とで構成されているが、これらの接続用領域と検査用領域とは、前記素子電極を構成する金属と同一の材料の金属からなる接続配線で電気的に接続され、且つ前記接続配線上には保護膜（パッシベーション膜）が形成されていることが好ましい。

このようにすると、半導体チップの特性検査の際には、外部接続用端子に接続するための金属配線と接続される接続用領域と、半導体チップの電気特性検査のための検査用領域とが離れている場合でも、これらの領域同士が接続配線で電気的に接続されているため、電気特性検査に何ら問題はない。また、前記半導体素子の近傍に素子配置禁止領域を配置する必要がなくなるため、半導体素子の配置自由度が高まり、回路設計が容易に行える。さらに、電気特性検査のためのプローブ針と接続される領域は、プローブ針の接続容易性を考慮した配置が可能となるため、より安定した電気特性検査が可能となる。

本発明にかかる半導体装置の製造方法は、半導体チップの主面上に、外部接続用端子に接続するための金属配線に接続される接続用領域と、前記半導体チップの電気特性検査のための検査用領域とを有する複数の素子電極を、前記接続用領域が半導体素子を含む素子形成領域内に配置され、且つ前記検査用領域が前記半導体素子形成領域に点在するように間隔をあけて２次元的に配置された複数の素子配置禁止領域に配置されるように形成する第１の工程と、保護膜を前記素子電極上で部分的に開口させて形成する第２の工程と、前記素子電極の検査用領域にプローブ針を接続して前記半導体チップの電気特性検査を行う第３の工程と、第１の絶縁膜を前記素子電極の接続用領域内に開口させて形成する第４の工程と、前記第１の絶縁膜上に前記素子電極から外部接続用端子に接続するための金属配線層およびランドを形成する第５の工程と、前記金属配線層を覆い、外部接続用端子に接続するランド部分を開口して第２の絶縁膜を形成する第６の工程と、外部接続用端子を形成する第７の工程と、を含む。

本発明の半導体装置の製造方法によると、外部接続用端子に接続するための金属配線に接続される接続用領域と、半導体チップの電気特性検査のための検査用領域とを従来の製造方法に工程を追加することなく形成でき、外部接続用端子に接続するための金属配線と接続される接続用領域内には電気特性検査の際に素子電極上に形成されるプローブ痕は存在しないため、前記素子電極と前記金属配線とは安定した接続が得られ、半導体装置の信頼性が確保できる。また、素子電極に検査用領域を設けたことにより、ウェハ加工工程終了後に半導体チップの電気特性検査を行うことが可能となり、工程トラブルを迅速に把握することができて、早急な対応が可能となり、工程トラブルによる歩留まりロスを最小限に抑えることができる。

本発明にかかる半導体装置の製造方法において、第２の工程では、保護膜（パッシベーション膜）を素子電極上で部分的に開口させて形成する際に、外部接続用端子に接続するための金属配線に接続される接続用領域と、半導体チップの電気特性検査のための検査用領域との境界の少なくとも一部分に保護膜（パッシベーション膜）が形成されていることが好ましい。

このようにすると、保護膜の存在により境界が明確になり、半導体チップの特性検査の際にプローブ針を素子電極の検査用領域に容易に接続させることが可能となるので、プローブ針の針痕が外部接続用端子に接続するための金属配線と接続される領域に入り込む可能性が低くなり、素子電極と金属配線との電気的接続がより確実なものとなる。

本発明にかかる半導体装置の製造方法において、第１の工程では、半導体チップの主面上に、接続用領域と検査用領域とを有する複数の素子電極を形成すると同時に、これらの接続用領域と検査用領域とを電気的に接続する所定の幅および長さの接続配線を形成することが好ましい。さらに、この後の工程において、接続配線上に保護膜を形成することが好ましい。

このようにすると、接続用領域と検査用領域とが離れている場合でも、これらの領域同士が幅および長さが既知の接続配線で電気的に接続されているため、電気特性検査に何ら問題はない。また、前記半導体素子形成領域の近傍に素子配置禁止領域を配置する必要がなくなるため、半導体素子の配置自由度が高まり、回路設計が容易に行える。さらに、電気特性検査のためのプローブ針と接続される領域は、プローブ針の接続容易性を考慮した配置が可能となるため、より安定した電気特性検査が可能となる。

本発明の半導体装置によると、半導体チップ上の複数の素子電極において、外部接続用端子に接続するための金属配線と接続される接続用領域内には、電気特性検査の際に素子電極上に形成されるプローブ痕は存在しないため、前記素子電極と前記金属配線とは安定した接続が得られ、半導体装置の信頼性が確保できる。また、前記半導体素子形成領域内に前記外部接続用端子に接続するための金属配線と接続する接続用領域が配置されているため、従来の電気特性検査と金属配線への接続を素子電極の同一領域内で行う半導体装置と比較して、素子電極自体の面積は増大するが、半導体チップの面積を増大させなくても済み、小型化を阻害することがない。また、素子電極の検査用領域は素子配置禁止領域に形成されているので、プローブ針で検査用領域を押圧した場合でも、半導体素子が損傷することがない。

また、本発明にかかる半導体装置において、素子電極の接続用領域をこの半導体素子および外部接続用端子の配設位置近傍に配置させることにより、前記半導体素子と素子電極とを接続する金属配線の配線長ならびに外部接続用端子に接続するための金属配線の配線長を短くすることができ、半導体装置と外部機器との間で信号の高速伝送が可能となる。

以下、本発明の実施の形態について図面を参照しながら説明する。
図１及び図２は本発明の第１の実施の形態に係る半導体装置を示し、図１は表面の部材を部分的にはがした状態を示す平面図であり、図２は図１におけるＡ−Ａ’線部の断面構成を示している。また、図３は、同半導体装置において、半導体ウェハプロセス終了後、半導体チップの電気特性検査を行った段階での素子電極の周辺部分を拡大して示した平面図である。図４は、同半導体装置の断面構成を示した図２のうち、素子電極の周囲の部分を拡大して表示したものである。

図１及び図２に示すように、半導体チップ１０には半導体素子形成領域１１に少なくとも１つの半導体素子が形成されており、半導体チップ１０の上には、この半導体素子を含んだ半導体素子形成領域１１とこの半導体素子の近傍に配置された素子配置禁止領域１２とに跨って半導体チップ１０の電極である素子電極１３と、この素子電極１３の上側を開口するチッ化シリコンからなる保護膜（パッシベーション膜）１４とが形成されている。前記素子電極１３は、前記半導体素子形成領域上に形成されている領域（接続用領域）１３ａと、前記素子配置禁止領域上に形成されている領域（検査用領域）１３ｂとで構成されている。

保護膜１４の上には、素子電極１３の上側に開口部を有する感光性絶縁材料からなる第１の絶縁膜１５を介して、一方の端部が素子電極１３と接続され、他方の端部がＣｕからなるランド１８と接続された金属配線層１７が形成されている。前記金属配線層１７は、例えばスパッタ法によって形成されたＴｉからなるバリアメタルとＣｕからなる下部金属膜とからなる下部金属層１６ａと、その上方に電気めっき法によって形成されたＣｕからなる上部金属膜１６ｂとによって構成されている。また、金属配線層１７の上を含む第１の絶縁膜１５の上にはランド１８の上に開口部を有する熱硬化性のエポキシ樹脂からなる第２の絶縁膜１９が形成されており、第２の絶縁膜１９の開口部には、ランド１８と接続される半田の金属バンプ２０が形成されている。

なお、第１の絶縁膜１５を構成する材料は感光性絶縁材料に限られず、絶縁性を有する材料であればよい。また、下部金属層１６ａのバリアメタルを構成する材料はＴｉに限られず、保護膜１４との強い密着性を有し、下部金属層１６ａの下部金属膜のエッチング液に対するバリア性を有する材料であれば良く、例えばＴｉＷやＣｒ等を用いても良い。また、下部金属層１６ａの下部金属膜および上部金属膜１６ｂおよびランド１８を構成する材料はＣｕに限られず、導電性を有する材料であれば良く、それぞれが異なる導電性材料により構成されていても良い。また、上部金属膜１６ｂおよびランド１８は、一工程で形成しても良いし、別々の工程で形成しても良い。また、第２の絶縁膜１９についても熱硬化性エポキシ樹脂に限られず、絶縁性を有する材料であれば良く、例えば第１の絶縁膜１５と同一の感光性絶縁材料でも良い。

以上のように構成された本実施の形態の半導体装置において、図３、図４においても拡大して示すように、素子電極１３は半導体チップ１０の半導体素子形成領域１１と素子配置禁止領域１２に跨って形成されている。そして特に、半導体素子形成領域１１上に形成された領域（接続用領域）１３ａは、外部接続用端子である金属バンプ２０に接続するための金属配線層１７との接続のための電極として用いられ、素子配置禁止領域１２上に形成された領域（検査用領域）１３ｂは半導体チップ１０の電気特性検査のためのプローブ針接続用電極として使用される。また、保護膜１４は素子電極１３の上部に開口部を有している。

また、半導体チップ１０の主面において、複数の素子配置禁止領域１２同士が半導体素子形成領域１１において点在するように適宜間隔をあけて２次元的に配置されており、各素子電極１８の接続用領域１３ａが半導体素子の近傍でかつ金属バンプ２０の配設位置近傍に配置されている。

ここで、本発明にかかる半導体装置は、半導体ウェハプロセス終了後、半導体チップの電気特性検査工程、外部接続端子形成工程を経て製造される。この場合に、電気特性検査工程においては、特性検査を素子配置禁止領域１２上に形成された、素子電極１３の検査用領域１３ｂにプローブ針を接触させて行う。したがって、この素子電極１３の検査用領域１３ｂにはプローブ針が押し付けられるため、図３に示すように、プローブ痕２１が残る。しかし、このようにプローブ痕２１がついた場合でも、この検査用領域１３ｂは素子配置禁止領域１２上に形成されており、このプローブ痕２１上には第１の絶縁膜１５が形成されるのみであるので、プローブ針の機械的衝撃によって半導体素子や配線が損傷を受けることはなく、外部接続端子との接続に関与することもない。

一方、外部接続端子と接続するための金属配線層１７は素子電極１３上の半導体素子形成領域１１上に形成された、素子電極１３の接続用領域１３ａに形成されるが、この部分にはプローブ痕２１が存在しないので、素子電極１３の接続用領域１３ａと金属配線層１７は安定した接続状態を確保できる。

また、金属配線層１７はスパッタ法やめっき法を用いて形成されるが、これらの方法によれば、素子電極１３の接続用領域１３ａとの接続部分に機械的衝撃はほとんど加わらないので、接続用領域１３ａの下部に配設された回路や配線に影響を与えることもない。

また、素子電極１３の大きさは従来に比較して大きくなるが、素子電極１３のうち、金属配線層１７と接続される接続用領域１３ａは、半導体素子形成領域１１上にあるので、半導体チップ１０の小型化を阻害することもない。

また、外部接続端子としての金属バンプ２０の直下には第１の絶縁膜１５が存在するので、実装時の機械的衝撃や応力に対して応力緩和作用を有しており、金属バンプ２０の配置は下部回路に何ら制約を受けない。

さらに、素子電極１３のうち、金属配線層１７と接続される素子電極１８の接続用領域１３ａは、金属バンプ２０の配設位置近傍に配置されているため、金属バンプ２０に接続するための金属配線層１７の配線長を短くすることができ、半導体装置と外部機器との間で信号の高速伝送が可能となる。

図５は本発明の第２の実施の形態に係る半導体装置を示し、この半導体装置のウェハプロセス終了後、半導体チップの電気特性検査を行った段階での素子電極の周辺部分を拡大して示した平面図である。

この半導体装置においても、半導体チップ１０には、半導体素子形成領域１１と素子配置禁止領域１２があり、素子電極１３は、外部接続用端子である金属バンプ２０に接続するための金属配線１７と接続される接続用領域１３ａと、半導体チップ１０の電気特性検査のためのプローブ針と接続される検査用領域１３ｂとで構成されている。そして、素子電極１３の接続用領域１３ａが半導体素子形成領域１１内に配置され、且つ素子電極１３の検査用領域１３ｂが素子配置禁止領域１２に形成されている。

また、保護膜１４は素子電極１３の上部に開口部を有しているが、特にこの半導体装置においては、素子電極１３における接続用領域１３ａと検査用領域１３ｂとの境界部分において、保護膜１４が部分的に突出した状態に形成されている。

ここで、本発明にかかる半導体装置においては、半導体ウェハプロセス終了後、半導体チップ１０の電気特性検査を行う際に、素子電極１３上で、素子配置禁止領域１２に形成された検査用領域１３ｂにプローブ針を接触させて特性検査を行うが、本実施の形態のごとく、接続用領域１３ａと検査用領域１３ｂとの境界部分に保護膜１４が突出した状態に形成されていれば、従来の素子電極の場合と同様に画像認識等で確実に場所の特定が可能となり、素子電極１３の半導体素子形成領域１１上の接続用領域１３ａにプローブ針が接触したり、プローブ痕が残ったりすることを防止できるので、下部回路の損傷や、金属配線層１７の接続不良を確実に防ぐことが可能となる。

なお、図５においては、前記半導体素子形成領域１１と素子配置禁止領域１２との境界部における保護膜１４の突出状態は、部分的なものとなっているが、一部分に限らず、素子配置禁止領域１２上に形成された検査用領域１３ｂの開口領域の判別が容易となるような形状であれば良く、例えば半導体素子形成領域１１内外の境界にそって全域に保護膜１４を設け、素子電極１３上の保護膜１４の開口部を、電気特性検査用の開口部と、金属配線接続用の開口部とに分離しても良い。

図６は本発明の第３の実施の形態に係る半導体装置を示し、この半導体装置のウェハプロセス終了後、半導体チップの電気特性検査を行った段階での素子電極の周辺部分を拡大して示した平面図である。

この半導体装置においても、半導体チップ１０には、半導体素子形成領域１１と素子配置禁止領域１２があり、素子電極１３は、外部接続用端子である金属バンプ２０に接続するための金属配線１７と接続される接続用領域１３ａと、半導体チップ１０の電気特性検査のためのプローブ針と接続される検査用領域１３ｂとで構成されている。そして、素子電極１３の接続用領域１３ａが半導体素子形成領域１１内に配置され、且つ素子電極１３の検査用領域１３ｂが素子配置禁止領域１２に形成されている。

しかしながら、この半導体装置においては、接続用領域１３ａと検査用領域１３ｂとが距離をおいて形成されており、接続用領域１３ａと検査用領域１３ｂとの間は素子電極１３を構成する金属と同一の金属からなる幅および長さが既知（所定）の接続配線１３ｃで電気的に接続されている。また、保護膜１４は接続用領域１３ａおよび検査用領域１３ｂには開口部を有しているが、前記接続配線１３ｃ上には開口部は形成されておらず、保護膜１４で覆われている。

ここで、本発明にかかる半導体装置においては、半導体ウェハプロセス終了後、半導体チップ１０の電気特性検査を行う際に、素子配置禁止領域１２に形成された検査用領域１３ｂにプローブ針を接触させて特性検査を行うが、本実施の形態においては、この半導体素子と素子電極１３上でプローブ針の接触する検査用領域１３ｂは離れているが、この半導体素子と検査用領域１３ｂとを電気的に接続している接続配線１３ｃの幅および長さが既知であるので、この半導体素子からプローブ針までに発生する電気抵抗等の数値も既知となり、電気特性検査に何ら支障はない。

一方、素子電極１３のうち、金属配線層１７と接続される接続用領域１３ａは、前記半導体素子および金属バンプ２０の配設位置近傍に配置されているため、前記半導体素子と前記素子電極１３を接続するための金属配線長、および前記素子電極１３と前記金属バンプ２０とを接続するための金属配線層１７の配線長を短くすることができ、半導体装置と外部機器との間で信号の高速伝送が可能となる。

また、前記半導体素子形成領域１１の近傍に素子配置禁止領域１２を配置する必要がなくなるため、半導体素子の配置自由度が高まり、回路設計が容易に行える。
さらに、電気特性検査のためのプローブ針と接続される検査用領域１３ｂは、プローブ針の接続容易性を考慮した配置が可能となるため、より安定した電気特性検査が可能となる。

なお、本発明にかかる半導体装置における実施の形態としては、前記のように素子電極１３のうち、金属配線層１７と接続される接続用領域１３ａは、全て前記半導体素子近傍に配置したが、全ての素子電極が半導体素子近傍に配置される必要はなく、外部接続機器との信号の高速伝送が必要でない素子電極１３については、金属配線層１７と接続される接続用領域１３ａが半導体素子形成領域１１上に形成され、且つ電気特性検査のためのプローブ針と接続される検査用領域１３ｂが素子配置禁止領域１２上に形成されていればよく、従来の半導体装置のように半導体チップの外周部に接続用領域１３ａおよび検査用領域１３ｂが形成されていてもよい。

次に、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
図７（ａ）〜図７（ｅ）および図８（ａ）〜図８（ｅ）および図９（ａ）〜図９（ｄ）は、本発明の実施の形態にかかる半導体装置の製造方法を示しており、図１のＡ−Ａ’線における工程順の断面構成を示している。

まず、図７（ａ）に示すように、半導体集積回路が半導体素子形成領域１１に形成された半導体ウェハ３０の主面上に、素子電極１３として、半導体素子形成領域１１と素子配置禁止領域１２とに跨るように接続用領域１３ａおよび検査用領域１３ｂを形成する。

次に、図７（ｂ）に示すように、半導体ウェハ３０の主面上に、素子電極１３上に開口部を有するように保護膜（パッシベーション膜）１４を形成する。
次に、図７（ｃ）に示すように、素子電極１３上の素子配置禁止領域１２上に形成された検査用領域１３ｂにプローブ針２２を接触させ、半導体チップの電気特性検査を行う。

次に、図７（ｄ）に示すように、半導体ウェハ３０の主面上に、素子電極１３上の半導体素子形成領域１１上に形成された接続用領域１３ａに開口部を有するように、第１の絶縁膜１５を形成する。

次に、図７（ｅ）に示すように、前記開口部の内部を含む、第１の絶縁膜１５上に、スパッタリング法によりチタンからなるバリアメタルおよびＣｕからなる下部金属膜とから構成される下部金属層１６ａを形成する。なお、バリアメタル及び下部金属膜からなる下部金属層１６ａの形成は、スパッタリング法に限らず、真空蒸着法、ＣＶＤ法または無電解めっき法等を用いても良い。また、下部金属層１６ａのバリアメタルに用いる材料はチタンに限られず、ＴｉＷまたはＣｒを用いても良い。

次に、図８（ａ）に示すように、バリアメタルと下部金属膜で構成される下部金属層１６ａ上の全面にポジ型またはネガ型の感光性レジスト材料を塗布し、所定の形状を有するマスクを用いて露光、現像することにより配線の形状を開口するめっきレジスト膜２３を形成する。

次に、図８（ｂ）に示すように、めっきレジスト膜２３をマスクとして用いた電解めっき法により、下部金属層１６ａをシードとしてＣｕからなる上部金属膜１６ｂを形成する。

次に、図８（ｃ）に示すように、めっきレジスト膜２３を分解して除去する。
次に、図８（ｄ）に示すように、下部金属層１６ａおよび上部金属膜１６ｂ上にドライフィルムレジスト２４を形成し、ランド１８に対応する部分に開口部を設ける。

次に、図８（ｅ）に示すように、ドライフィルムレジスト膜２４をマスクとして用いた電気めっき法により、下部金属層１６ａおよび上部金属膜１６ｂをシードとしてＣｕからなるランド１８を形成する。

次に、図９（ａ）に示すように、ドライフィルムレジスト膜２４を分解して除去する。
次に、図９（ｂ）に示すように、まず、塩化第二鉄溶液を用いてウエットエッチングを行う。これにより、上部金属膜１６ｂ及びこの上部金属層１６ｂの間に露出する下部金属層１６ａが溶解されるが、下部金属層１６ａと比べて上部金属膜１６ｂは十分な厚さを有しており、下部金属層１６ａが上部金属膜１６ｂよりも先に除去される。なお、ウエットエッチングに用いるエッチング液は塩化第二鉄溶液に限られず、硫酸と過酸化水素との混合液等からなり銅を溶解できるエッチング液であればよい。

その後、チタンを溶解するエッチング液としてＥＤＴＡ（エチレンジアミン四酢酸塩）溶液を用いてバリアメタルを除去して第１の絶縁膜１５を露出する。これにより、バリアメタルおよび下部金属膜からなる下部金属層１６ａ及び上部金属膜１６ｂが積層された金属配線層１７およびランド１８が形成される。

次に、図９（ｃ）に示すように、半導体ウェハ１０の主面上に、ランド１８の上部に金属面が露出するように、熱硬化性のエポキシ樹脂を用いて第２の絶縁膜１９を形成する。
次に、図９（ｄ）に示すように、ランド１８の上部に半田ボールを載置して溶融することにより外部接続端子である金属バンプ２０を形成する。

その後、半導体ウェハ１０をチップ状態にダイシングすることにより本実施形態の半導体装置を得ることができる。
また、本発明の前記第２の実施の形態にかかる半導体装置を製造するためには、前記図７から図９に示した工程において、図７（ｂ）に示す、半導体ウェハ１０の主面上に、素子電極１３上に開口部を有するように保護膜（パッシベーション膜）１４を形成する際に、接続用領域１３ａと検査用領域１３ｂとの境界部分において、保護膜１４が部分的に突出した状態に形成することによって可能となる。

また、本発明の前記第３の実施の形態にかかる半導体装置を製造するためには、前記図７から図９に示した工程において、図７（ａ）に示す、半導体集積回路が半導体素子形成領域１１に形成された半導体ウェハ１０の主面上に、素子電極１３として、半導体素子形成領域１１と素子配置禁止領域１２とに接続用領域１３ａおよび検査用領域１３ｂを形成することと同時に、接続用領域１３ａと検査用領域１３ｂとの間を前記素子電極１３を構成する金属と同一の金属からなる幅および長さが既知の接続配線１３ｃ形成し、その後、図７（ｂ）に示すように、半導体ウェハ１０の主面上に、接続用領域１３ａと検査用領域１３ｂとの上部に開口部を有するように保護膜（パッシベーション膜）１４を形成することにより可能となる。

本発明の半導体装置は、半導体チップの小型化を阻害することなく、安定した接続信頼性を有し、外部機器との信号の高速伝送を達成するための手法として有用である。

本発明の第１の実施の形態にかかる半導体装置を示し、表面の部材を部分的にはがした状態を示す平面図である。 同実施の形態にかかる半導体装置の断面図を示し、図１におけるＡ−Ａ’線部の断面構成を示している。 同実施の形態にかかる半導体装置において、半導体ウェハプロセス終了後、半導体チップの電気特性検査を行った段階での素子電極の周辺部分を拡大して示した平面図である。 同実施の形態にかかる半導体装置の断面構成を示した図２のうち、素子電極の周囲の部分を拡大して表示した断面図である。 本発明の第２の実施の形態にかかる半導体装置における、半導体ウェハプロセス終了後、半導体チップの電気特性検査を行った段階での素子電極の周辺部分を拡大して示した平面図である。 本発明の第３の実施の形態にかかる半導体装置における、半導体ウェハプロセス終了後、半導体チップの電気特性検査を行った段階での素子電極の周辺部分を拡大して示した平面図である。 （ａ）〜（ｅ）はそれぞれ、本発明の実施の形態にかかる半導体装置の製造方法の断面図を示し、図１におけるＡ−Ａ’線部における工程順の構成断面図である。 （ａ）〜（ｅ）はそれぞれ、本発明の実施の形態にかかる半導体装置の製造方法の断面図を示し、図１におけるＡ−Ａ’線部における工程順の構成断面図である。 （ａ）〜（ｄ）はそれぞれ、本発明の実施の形態にかかる半導体装置の製造方法の断面図を示し、図１におけるＡ−Ａ’線部における工程順の構成断面図である。 従来例にかかる半導体装置を示し、表面の部材を部分的にはがした状態を示す平面図である。 同従来例にかかる半導体装置を示し、図１０におけるＢ−Ｂ’線部の断面構成を示している。 同従来例にかかる半導体装置において、半導体ウェハプロセス終了後、半導体チップの電気特性検査を行った段階での素子電極の周辺部分を拡大して示した平面図である。 同従来例にかかる半導体装置の断面構成を示した図１１のうち、素子電極の周囲の部分を拡大して表示した断面図である。

符号の説明

１０ 半導体チップ
１１ 半導体素子形成領域
１２ 素子配置禁止領域
１３ 素子電極
１３ａ 接続用領域
１３ｂ 検査用領域
１３ｃ 接続配線
１４ 保護膜（パッシベーション膜）
１５ 第１の絶縁膜
１６ａ 下部金属層
１６ｂ 上部金属膜
１７ 金属配線層
１８ ランド
１９ 第２の絶縁膜
２０ 金属バンプ
２１ プローブ痕
２２ プローブ針
２３ めっきレジスト膜
２４ ドライフィルムレジスト膜
３０ 半導体ウェハ

Claims (7)

1. 半導体チップを有する半導体装置であって、
   前記半導体チップは、少なくとも１つの半導体素子と、
   主面上に形成され且つ前記半導体素子と電気的に接続された素子電極とを備え、
   前記半導体チップの主面上には、半導体素子を含む半導体素子形成領域と、
   前記半導体素子形成領域に点在するように間隔をあけて２次元的に配置された複数の素子配置禁止領域とが形成され、
   前記素子電極は外部接続用端子に接続するための金属配線と接続される接続用領域と、
   前記半導体チップの電気特性検査のための検査用領域とで構成され、
   前記素子電極の接続用領域が前記半導体素子形成領域内に配置され、
   且つ前記素子電極の検査用領域が前記素子配置禁止領域に形成されていることを特徴とする半導体装置。
2. 前記素子電極の接続用領域が、前記素子電極に接続された半導体素子の配設位置近傍に配置され、
   且つ前記素子電極に接続される外部接続用端子の配設位置近傍に配置されていることを特徴とする請求項１記載の半導体装置。
3. 前記素子電極において、前記接続用領域と前記検査用領域との境界上の少なくとも一部分に保護膜が形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記素子電極において、前記接続用領域と前記検査用領域とが、前記素子電極を構成する金属と同一の材料の金属からなる接続配線で電気的に接続され、且つ前記接続配線上には保護膜が形成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
5. 半導体チップの主面上に、外部接続用端子に接続するための金属配線に接続される接続用領域と、前記半導体チップの電気特性検査のための検査用領域とを有する複数の素子電極を、前記接続用領域が半導体素子を含む素子形成領域内に配置され、且つ前記検査用領域が前記半導体素子形成領域に点在するように間隔をあけて２次元的に配置された複数の素子配置禁止領域に配置されるように形成する第１の工程と、
   保護膜を前記素子電極上で部分的に開口させて形成する第２の工程と、
   前記素子電極の検査用領域にプローブ針を接続して前記半導体チップの電気特性検査を行う第３の工程と、
   第１の絶縁膜を前記素子電極の接続用領域内に開口させて形成する第４の工程と、
   前記第１の絶縁膜上に前記素子電極から外部接続用端子に接続するための金属配線層およびランドを形成する第５の工程と、
   前記金属配線層を覆い、外部接続用端子に接続するランド部分を開口して第２の絶縁膜を形成する第６の工程と、
   外部接続用端子を形成する第７の工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記第２の工程において、前記保護膜を前記素子電極上で部分的に開口させて形成する際に、前記接続用領域と前記検査用領域との境界の少なくとも一部分に前記保護膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１の工程において、前記半導体チップの主面上に、前記接続用領域と前記検査用領域とを有する前記複数の素子電極を形成すると同時に、前記接続用領域と前記検査用領域とを接続する接続配線を形成し、この後の工程において、前記接続配線上に保護膜を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。

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