JPWO2010038433A1 - プローブカードの製造方法、プローブカード、半導体装置の製造方法およびプローブの形成方法 - Google Patents

Abstract

本発明のプローブカードの製造方法は、複数の半導体装置の電気特性を一括して検査するためのプローブカードの製造方法であって、前記プローブカードの基体をなすボードの一方面側に、半導体装置の外部端子に接触される複数のプローブを形成する工程と、フォトリソグラフィおよびエッチングにより、前記ボードに、前記ボードの他方面から各前記プローブに達する複数の貫通孔を形成する工程と、各前記貫通孔に、前記プローブと導通可能に接続される貫通電極を形成する工程と、前記ボードの前記他方面側に、前記貫通電極と導通可能に接続される配線を形成する工程とを含む。

Description

本発明は、プローブカードおよびその製造方法、そのプローブカードを用いた半導体装置の製造方法、ならびにプローブの形成方法に関する。

従来、半導体ウエハ上に作製された各半導体チップ（半導体装置）の電気特性を検査するための装置として、プローバ装置が知られている。プローバ装置には、プローブカードが取り付けられている。プローブカードは、半導体ウエハ上の半導体チップを１チップずつ検査するものである。プローブカードには、各半導体チップの全外部端子（入力端子および出力端子）の配置に適合するように、検査用のプローブが配置されている。

プローバ装置を用いて半導体チップを検査するには、まず、半導体ウエハ上の１つの半導体チップ上にプローブカードが位置合わせされる。次いで、１つの外部端子に１本のプローブが対応するように、全外部端子にプローブが接触させられる。次いで、半導体チップの入力端子にプローバ装置から電気信号が入力される。そして、その入力信号に応じて半導体チップの出力端子から出力される電気信号がプローブ装置で読み取られ、その信号波形と予めプローブ装置に記憶されている期待値とが比較される。この比較により、検査されたチップの電気特性についての良否が判別される。

一方、近年では、半導体チップのサイズの縮小化および回路の微細化が進められており、それとともにチップに設けられる外部端子の狭ピッチ化が進んでいる。そのため、半導体チップの検査に際して外部端子に接触するプローブの先端部のピッチを狭くする必要がある。しかし、プローブの先端部のピッチの大きさだけを調整して外部端子のピッチに適合させようとすると、隣接するプローブの先端部同士が接触してこれらの間で短絡し、検査精度が低下するおそれがある。

そこで、プローブの先端部を、プローブの作製後に放電加工などにより研磨して他の部分よりも薄くすることにより、隣接するプローブ同士の接触を防止し、プローブの先端部の狭ピッチ化を図るプローブの形成方法が提案されている。

特開２００７−８６０２５号公報

従来のプローブカードは、半導体チップを１チップずつしか検査できない。そのため、半導体ウエハ上のチップ全部の検査には、非常に長い時間を要する。その上、近年進められている半導体チップのチップサイズの縮小化により、ウエハ上のチップ数が増加すると、検査時間が以前よりもさらに長くなってしまう。
そこで、複数の半導体チップを一括して検査し、検査におけるスループットを向上させることにより、半導体チップの検査に要する時間を短縮したいという考えがある。

この考えの実現のためには、複数の半導体チップを一括検査可能なプローブカードが必要となる。ところが、プローブカードは、熟練工により手作業で１つ１つ作製されるものであるので、そのようなプローブカードの作製には、非常に長い時間を要するとともに、製造コストが非常に高くつく。
また、従来のプローブの形成方法では、プローブの先端部を薄くできるものの、プローブを一旦作製した後、先端部をわざわざ加工しなければならない。そのため、非常に手間がかかり、製造効率が低下する。

本発明の目的は、複数の半導体装置の電気特性を一括して検査可能なプローブカードを、低コストかつ簡単に製造することのできるプローブカードの製造方法およびその製造方法により得られるプローブカード、ならびにそのプローブカードを用いた半導体装置の製造方法を提供することにある。
本発明の別の目的は、半導体装置の外部端子の狭ピッチ化に対応可能なプローブを容易に形成することのできるプローブの形成方法を提供することにある。

本発明のプローブカードの製造方法は、複数の半導体装置の電気特性を一括して検査するためのプローブカードの製造方法であって、前記プローブカードの基体をなすボードの一方面側に、半導体装置の外部端子に接触される複数のプローブを形成する工程と、フォトリソグラフィおよびエッチングにより、前記ボードに、前記ボードの他方面から各前記プローブに達する複数の貫通孔を形成する工程と、各前記貫通孔に、前記プローブと導通可能に接続される貫通電極を形成する工程と、前記ボードの前記他方面側に、前記貫通電極と導通可能に接続される配線を形成する工程とを含む。

この方法によれば、プローブカードの基体をなすボードの一方面側に複数のプローブが形成される。ボードには、フォトリソグラフィおよびエッチングにより、その他方面から各プローブに達する複数の貫通孔が形成される。各貫通孔には、プローブと導通可能に接続される貫通電極が形成される。そして、ボードの他方面側には、貫通電極と導通可能に接続される配線が形成される。

たとえば、熟練工によるプローブカードの作製工程では、プローブカードの基体をなすセラミックス基板の一方面に、多数の非常に細いプローブがピンセットなどを用いて配置される。このプローブは、セラミックス基板の略中央部に開けられた大きな１つの開口を介して、セラミックス基板の他方面側に引き回される。そして、引き回されたプローブは、セラミックス基板の他方面に別に形成された配線に、手作業で接続される。そして、このような複雑な作業をプローブ１本１本に対して行なわなければならないため、プローブカードの作製に長時間および高コストが必要となる。

これに対し、上記の方法では、フォトリソグラフィおよびエッチングという半導体装置の製造工程に採用される技術を利用して複数の貫通孔が形成され、各貫通孔に形成される貫通電極を介して、各プローブと配線との導通が達成される。つまり、半導体装置の製造工程に採用される技術を利用して、１本のプローブと配線とを１つの貫通電極を介して接続することができる。そのため、プローブ１本あたりの接続時間を短縮することができる。したがって、プローブカードの製造時間を従来よりも増加させることなく、より多くのプローブと配線とを接続することができる。その結果、複数の半導体装置を一括して検査可能なプローブカードを、低コストかつ簡単に製造することができる。

そして、この製造方法によって、たとえば、本発明のプローブカードを製造することができる。つまり、シリコン系ボードと、前記シリコン系ボードの一方面側に形成され、半導体装置の外部端子に接触される複数のプローブと、各前記プローブに対応して形成され、前記シリコン系ボードの前記一方面とその反対側の他方面との間を貫通する複数の貫通孔と、前記貫通孔に埋設され、前記プローブと導通可能に接続される貫通電極と、前記シリコン系ボードの前記他方面側に形成され、前記貫通電極と導通可能に接続される配線とを含み、前記プローブが、所定のパターンで配置された複数を１組として、複数組設けられている、プローブカードを製造することができる。

このプローブカードでは、プローブが複数を１組として、複数組設けられているため、複数の半導体チップを一括して検査することができる。そのため、検査におけるスループットを向上させることができる。その結果、半導体チップの検査に要する時間を短縮することができる。
また、上記プローブカードの製造方法では、前記プローブ、前記貫通電極および前記配線が、めっき法により形成されることが好ましい。

この場合、プローブ、貫通電極および配線が、めっき法により作成される。めっき法のように単純な工程により、プローブ、貫通電極および配線が形成されるので、プローブカードをより低コストかつ簡単に製造することができる。また、プローブ、貫通電極および配線を同じめっき装置を利用して形成することができるので、設備コストの増加を抑制することもできる。

また、本発明の半導体装置の製造方法は、半導体ウエハに、電気接続のための外部端子を複数有する半導体チップを複数形成する工程と、プローブカードを用いて、前記半導体チップの電気特性を検査する工程と、検査後、前記半導体ウエハを、各前記半導体チップに分割する工程とを含み、前記プローブカードは、シリコン系ボードと、前記シリコン系ボードの一方面側に形成され、半導体チップの外部端子に接触される複数のプローブと、各前記プローブに対応して形成され、前記シリコン系ボードの前記一方面とその反対側の他方面との間を貫通する複数の貫通孔と、前記貫通孔に埋設され、前記プローブと導通可能に接続される貫通電極と、前記シリコン系ボードの前記他方面側に形成され、前記貫通電極と導通可能に接続される配線とを含み、前記プローブが、所定のパターンで配置された複数を１組として、複数組設けられており、前記検査では、１組の前記プローブと１つの前記半導体チップの前記外部端子とを接触させ、各前記外部端子に電気信号を入力することにより、複数の前記半導体チップの電気特性を一括して検査する。

この製造方法によれば、本発明のプローブカードを用いて、複数の半導体チップの電気特性が一括して検査されるので、検査におけるスループットを向上させることができる。その結果、半導体チップの検査に要する時間を短縮することができ、半導体装置の製造効率を向上させることができる。
また、本発明のプローブの形成方法は、半導体装置の外部端子に接触する相対的に厚さの小さい先端部およびこの先端部を支持する相対的に厚さの大きい支持部を有し、半導体装置の電気特性を検査するために用いられるプローブの形成方法であって、半導体基板の表面に、金属材料からなるめっき下地層を形成する工程と、めっき法により、前記めっき下地層上に、前記先端部と同じ厚さの第１めっき層を選択的に形成する工程と、前記第１めっき層における所定部分を被覆するマスクを形成する工程と、めっき法により、前記第１めっき層における前記マスクから露出する部分上に、前記支持部の厚さから前記先端部の厚さを差し引いた厚さの第２めっき層を形成する工程とを含む。

この方法によれば、半導体装置の外部端子に接触する相対的に厚さの小さい先端部およびこの先端部を支持する相対的に厚さの大きい支持部を有し、半導体装置の電気特性を検査するために用いられるプローブが形成される。具体的には、半導体基板の表面に形成されためっき下地層上に、めっき法により、先端部と同じ厚さの第１めっき層が選択的に形成される。第１めっき層の形成後、第１めっき層における所定部分がマスクにより被覆される。そして、第１めっき層におけるマスクから露出する部分上に、めっき法により、支持部の厚さから先端部の厚さを差し引いた厚さの第２めっき層が形成される。これにより、第１めっき層におけるマスクで被覆されていた部分に先端部が形成され、マスクで被覆されていなかった部分に支持部が形成される。

つまり、上記方法により形成されたプローブでは、先端部が第１めっき層からなり、支持部が第１めっき層および第２めっき層からなる。そのため、先端部の厚さが相対的に小さく、支持部の厚さが相対的に大きくなる。したがって、半導体装置の外部端子のピッチに合わせてプローブのピッチを狭くしても、第１めっき層の厚さを適当な厚さに設計しておけば、隣接するプローブ同士の接触を防止することができる。よって、上記の方法により、半導体装置の外部端子の狭ピッチ化に対応可能なプローブを形成することができる。その結果、上記の方法により形成されたプローブを用いて、半導体装置の電気特性を、精度よく検査することができる。

さらに、相対的に厚さの小さい先端部が、プローブの形成過程において、めっき法により形成される。そのため、プローブ作製後に先端部を研磨するなどして加工する必要がない。したがって、相対的に厚さの小さい先端部を有するプローブを、手間なく容易に形成することができる。
また、上記したプローブの形成方法では、前記プローブとともに、前記プローブを取り囲む外枠、およびこの外枠と前記プローブとを連結する連結部が形成され、前記外枠は、前記第１めっき層および前記第２めっき層からなり、前記連結部は、前記第１めっき層からなることが好ましい。

この場合、プローブを取り囲む外枠、および外枠とプローブとを連結する連結部が形成される。プローブが連結部を介して外枠に支持されるので、外枠を半導体基板から分離することにより、それにともなってプローブを半導体基板から容易に分離することができる。
さらに、外枠が第１めっき層および第２めっき層からなり、連結部が第１めっき層からなる。したがって、外枠および連結部をプローブと同じ工程により形成することができる。また、連結部が相対的に厚さの小さい第１めっき層からなることから、外枠（プローブ）と半導体基板との分離後、プローブと連結部とを容易に分離することができる。

また、上記したプローブの形成方法では、前記第１めっき層を形成する工程が、前記めっき下地層と異なる金属材料を用いて前記第１めっき層を形成する工程であることが好ましい。
この場合、第１めっき層がめっき下地層と異なる金属材料を用いて形成される。金属材料が異なれば、特定のエッチング液に対するエッチングレートが異なる。したがって、第１めっき層とめっき下地層とのエッチングレートの差を利用したリフトオフ法により、第１めっき層を半導体基板から容易に分離することができる。

本発明の一実施形態に係るプローブカードを示す模式的な平面図である。 図１に示す２点鎖線円で囲まれる部分の拡大図である。 図２に示す単位セルをIII−IIIで示される切断線で切断したときの断面図である。 図１に示すプローブカードの製造方法を示す模式的な断面図である。 図４Ａの次の工程を示す模式的な断面図である。 図４Ｂの次の工程を示す模式的な断面図である。 図４Ｃの次の工程を示す模式的な断面図である。 図４Ｄの次の工程を示す模式的な断面図である。 図４Ｅの次の工程を示す模式的な断面図である。 図４Ｆの次の工程を示す模式的な断面図である。 図４Ｇの次の工程を示す模式的な断面図である。 図４Ｈの次の工程を示す模式的な断面図である。 図４Ｉの次の工程を示す模式的な断面図である。 図４Ｊの次の工程を示す模式的な断面図である。 図４Ｋの次の工程を示す模式的な断面図である。 図４Ｌの次の工程を示す模式的な断面図である。 図４Ｍの次の工程を示す模式的な断面図である。 図４Ｎの次の工程を示す模式的な断面図である。 図４Ｏの次の工程を示す模式的な断面図である。 図４Ｐの次の工程を示す模式的な断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図５Ａの次の工程を示す模式的な断面図である。 図５Ｂの次の工程を示す模式的な断面図である。 図５Ｃの次の工程を示す模式的な断面図である。 本発明の一実施形態に係るプローブを示す模式的な平面図である。 図６に示すプローブをＶIIＡ−ＶIIＡで示す切断線で切断したときの模式的な断面図である。 図６に示すプローブをＶIIＢ−ＶIIＢで示す切断線で切断したときの模式的な断面図である。 図６に示すプローブの形成方法を示す模式的な断面図である。 図８Ａの次の工程を示す模式的な断面図である。 図８Ｂの次の工程を示す模式的な断面図である。 図８Ｃの次の工程を示す模式的な断面図である。 図８Ｄの次の工程を示す模式的な断面図である。 図８Ｅの次の工程を示す模式的な断面図である。 図６に示すプローブが取り付けられたプローブカードの模式的な平面図である。 図６に示すプローブが取り付けられたプローブカードの模式的な側面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るプローブカードを示す模式的な平面図である。
プローブカード１は、半導体ウエハ上に形成された複数の半導体チップ（半導体装置）の電気特性を一括して検査するための機器であって、円盤状のシリコン系ボードとしてのシリコン基板２を備えている。

シリコン基板２の略中央部には、半導体チップを検査するために必要なプローブおよび配線などが配置される、平面視円形の配線ユニット３が設けられている。配線ユニット３には、平面視略正方形の検査部４が形成されている。検査部４は、たとえば、５×５の格子窓状に区画されている。検査部４において区画された各格子窓部分は、半導体チップ１チップに対応する単位セル５をなしており、それぞれ平面視正方形に形成されている。

図２は、図１に示す２点鎖線円で囲まれる部分の拡大図である。
各単位セル５には、プローブ６が設けられている。プローブ６は、半導体チップ１チップ（たとえば、後述する各半導体チップ５３）の外部端子（たとえば、後述する電極パッド５４）と同数を１組として設けられ、単位セル５の各辺において、検査対象である半導体チップの外部端子のピッチに適合するピッチで配列されている。

図３は、図２に示す単位セルをIII−IIIで示される切断線で切断したときの断面図である。
シリコン基板２の一方面２Ａおよび他方面２Ｂには、酸化シリコンからなる酸化膜７および酸化膜８がそれぞれ形成されている。
酸化膜７上には、下地配線９が選択的に形成されている。下地配線９は、たとえば、アルミニウムからなる。

下地配線９には、プローブ６が接続されている。プローブ６は、下地配線９からシリコン基板２の一方面２Ａに対して垂直上方へ延びる第１垂直部１０と、第１垂直部１０の上端とほぼ同一平面上に位置する下端を有し、シリコン基板２の一方面２Ａに対して垂直上方へ延びる第２垂直部１１と、シリコン基板２の一方面２Ａと平行をなして単位セル５の内外に跨り、第１垂直部１０の上端と第２垂直部１１の下端とを連接する連接部１２とが一体的に有している。これにより、プローブ６は、酸化膜７の表面から浮いた状態のクランク形状に形成されている。

また、プローブ６は、めっき法により形成可能な金属からなり、たとえば、ニッケル、ニッケル合金（たとえば、ニッケル−マンガン合金など）などからなる。プローブ６が上記のような金属からなり、さらにクランク形状であることにより、プローブ６に適当なばね特性を付与することができる。このようなばね特性により、プローブ６を外部端子に良好に接触させることができ、また、プローブ６の接触による外部端子の損傷を抑制することができる。

プローブ６の第１垂直部１０における単位セル５の外側に臨む一方側面は、シード膜１３により覆われている。また、第１垂直部１０における他方側面（単位セル５の内側に臨む面）および連接部１２におけるシリコン基板２との対向面は、シード膜１３により覆われている。シード膜１３は、プローブ６をめっき成長させるときの下地膜であり、たとえば、Ｔｉ／Ｃｕ積層膜、ＴｉＷ／Ａｕ積層膜などからなる。

また、プローブカード１には、酸化膜８の表面におけるシリコン基板２を介して下地配線９に対向する部分から、シリコン基板２および酸化膜７を貫通する貫通孔１５が形成されている。
貫通孔１５には、貫通電極１６が埋設されている。これにより、貫通電極１６は、下地配線９を介してプローブ６に電気的に接続されることとなる。貫通電極１６は、めっき法により形成可能であって、配線材料として適した低抵抗の金属からなり、たとえば、銅、チタン／窒化チタン／アルミニウム−銅合金（Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ）などからなる。

貫通電極１６と貫通孔１５の内面との間には、シード膜１７が全域にわたって介在されている。シード膜１７は、貫通電極１６をめっき成長させるときの下地膜であり、たとえば、Ｔｉ／Ｃｕ積層膜、ＴｉＷ／Ａｕ積層膜などからなる。
酸化膜８上には、貫通電極１６に電気的に接続され、酸化膜８上に引き回された引き回し配線１８が所定パターンで形成されている。引き回し配線１８は、めっき法により形成可能であって、配線材料として適した低抵抗の金属からなり、たとえば、銅、チタン／窒化チタン／アルミニウム−銅合金（Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ）などからなる。

引き回し配線１８と酸化膜８との間には、シード膜１９が介在されている。シード膜１９は、引き回し配線１８をめっき成長させるときの下地膜であり、たとえば、Ｔｉ／Ｃｕ積層膜、ＴｉＷ／Ａｕ積層膜などからなる。
図４Ａ〜図４Ｑは、図１に示すプローブカードの製造方法を工程順に示す模式的な断面図であって、図３と同一切断面における断面図である。

プローブカード１を製造するには、図４Ａに示すように、熱酸化処理により、シリコン基板２の一方面２Ａおよび他方面２Ｂに、酸化膜７および酸化膜８がそれぞれ形成される。次いで、スパッタ法により、酸化膜７上に、下地配線９の材料であるアルミニウム膜２０が成膜される。
次いで、図４Ｂに示すように、フォトリソグラフィ技術およびエッチング技術により、アルミニウム膜２０がパターニングされる。これにより、酸化膜７上に、下地配線９が形成される。

次いで、図４Ｃに示すように、酸化膜７上に犠牲膜２１が塗布される。犠牲膜２１は、金属材料のスパッタに耐えることのできる絶縁材料であって、たとえば、ポリイミド、Ｌｏｗ−ｋ材料（たとえば、ＳｉＯＣ）などからなる。続いて、フォトリソグラフィ技術およびエッチング技術により、犠牲膜２１が、プローブ６の第１垂直部１０のパターンにパターニングされる。これにより、犠牲膜２１に、下地配線９を部分的に露出させる、第１垂直部１０と同パターンの開口２２が形成される。

次いで、図４Ｄに示すように、スパッタ法により、開口２２の内面および犠牲膜２１の表面全域に、シード膜１３が成膜される。
シード膜１３の成膜後、図４Ｅに示すように、開口２２内に、プローブ６の材料がめっき成長させられる。めっき成長は、当該材料が開口２２を埋め尽くすまで続けられる。これにより、開口２２内にプローブ６の第１垂直部１０が形成される。

次いで、図４Ｆに示すように、シード膜１３上に犠牲膜２３が塗布される。犠牲膜２３は、たとえば、犠牲膜２１と同様の材料からなる。続いて、フォトリソグラフィ技術およびエッチング技術により、犠牲膜２３が、プローブ６の連接部１２のパターンにパターニングされる。これにより、犠牲膜２３に、シード膜１３を部分的に露出させる、連接部１２と同パターンのプローブ溝２４が形成される。

次いで、図４Ｇに示すように、プローブ溝２４内に、プローブ６の材料がめっき成長させられる。めっき成長は、当該材料がプローブ溝２４を埋め尽くすまで続けられる。これにより、プローブ溝２４内にプローブ６の連接部１２が形成される。
次いで、図４Ｈに示すように、犠牲膜２１上に犠牲膜２５が塗布される。犠牲膜２５は、たとえば、犠牲膜２１と同様の材料からなる。続いて、フォトリソグラフィ技術およびエッチング技術により、犠牲膜２５が、プローブ６の第２垂直部１１のパターンにパターニングされる。これにより、犠牲膜２５に、連接部１２を部分的に露出させる、第２垂直部１１と同パターンの開口２６が形成される。

次いで、図４Ｉに示すように、連接部１２から、プローブ６の材料がめっき成長させられる。めっき成長は、当該材料が開口２６から犠牲膜２５の上方へ突出するまで続けられる。これにより、開口２６から犠牲膜２５の上方へ突出するプローブ６の第２垂直部１１が形成される。
次いで、図４Ｊに示すように、犠牲膜２５の表面全域に保護膜２７が塗布される。保護膜２７は、たとえば、犠牲膜２１と同様の材料からなり、犠牲膜２５から突出する第２垂直部１１全体を被覆する厚さで形成される。これにより、シリコン基板２の一方面２Ａ側が保護膜２７により保護される。

次いで、図４Ｋに示すように、酸化膜８上にマスク２８が塗布される。マスク２８の材料としては、公知のフォトレジストなど、半導体装置の製造工程におけるパターニング材料が適用される。続いて、このマスク２８が貫通孔１５のパターンにパターニングされる。これにより、マスク２８におけるシリコン基板２を介して下地配線９に対向する位置に、貫通孔１５と同パターンの開口２９が形成される。そして、この開口２９を介して酸化膜８、シリコン基板２および酸化膜７がドライエッチングされる。こうして、酸化膜８の表面からシリコン基板２および酸化膜７を貫通し、下地配線９の裏面に達する貫通孔１５が形成される。貫通孔１５の形成後、アッシングにより、マスク２８が除去される。

次いで、図４Ｌに示すように、スパッタ法により、貫通孔１５の内面全域にシード膜１７が成膜されるとともに、酸化膜８の表面全域にシード膜１９が成膜される。
シード膜１７およびシード膜１９の成膜後、図４Ｍに示すように、貫通孔１５内に、貫通電極１６の材料がめっき成長させられる。めっき成長は、当該材料が貫通孔１５を埋め尽くすまで続けられる。これにより、貫通孔１５内に埋設された貫通電極１６が得られる。貫通孔１５を埋め尽くす貫通電極１６は、下地配線９を介してプローブ６に電気的に接続されることとなる。

次いで、図４Ｎに示すように、シード膜１９上にマスク３０が塗布される。マスク３０の材料としては、たとえば、マスク２８と同様のものが適用される。続いて、このマスク３０が、引き回し配線１８のパターンにパターニングされる。これにより、マスク３０に、シード膜１９を部分的に露出させる、引き回し配線１８と同パターンの配線溝３１が形成される。次いで、配線溝３１内に、引き回し配線１８の材料がめっき成長させられる。めっき成長は、当該材料が配線溝３１を埋め尽くすまで続けられる。これにより、配線溝３１内に引き回し配線１８が形成される。

引き回し配線１８の形成後、図４Ｏに示すように、アッシングにより、マスク３０が除去される。続いて、シード膜１３上の犠牲膜２３、犠牲膜２５および保護膜２７が、ウェットエッチングにより一括して除去される。
次いで、図４Ｐに示すように、プローブ６よりもシード膜１３に対するエッチングレートの大きいエッチング液を用いたウェットエッチングにより、シード膜１３におけるプローブ６から露出する部分が除去される。つまり、プローブ６の連接部１２により覆われているシード膜１３は、ウェットエッチング後も残存することとなる。また、引き回し配線１８よりもシード膜１９に対するエッチングレートの大きいエッチング液を用いたウェットエッチングにより、シード膜１９における引き回し配線１８から露出する部分が除去される。つまり、引き回し配線１８により覆われているシード膜１９は、ウェットエッチング後も残存することとなる。

次いで、図４Ｑに示すように、アッシングやウェットエッチングにより、犠牲膜２１が除去される。これにより、プローブ６が酸化膜７の表面から浮いた状態になるとともに、プローブ６と酸化膜７との間に、所定の間隔の空隙が形成される。
以上の工程を経て、図１に示すプローブカード１が得られる。なお、プローブカード１の製造工程では、図４Ａ〜図４Ｑで示された工程以外にも、プローブカード１に備えられるその他の部材を形成する工程が実行されるが、ここでは省略している。

以上のように、上記の方法によれば、フォトリソグラフィ技術およびエッチング技術により、犠牲膜２１、犠牲膜２３および犠牲膜２５に、開口２２、プローブ溝２４および開口２６がそれぞれ形成される（図４Ｃ，Ｆ、Ｈ参照）。また、めっき法により、開口２２、プローブ溝２４および開口２６に、第１垂直部１０、連接部１２および第２垂直部１１がそれぞれ形成される（図４Ｅ，Ｇ，Ｉ参照）。これにより、シリコン基板２の一方面２Ａ側にプローブ６が形成される（図４Ｉ参照）。

また、シリコン基板２には、フォトリソグラフィ技術およびエッチング技術により、貫通孔１５が形成される（図４Ｋ参照）。そして、この貫通孔１５には、めっき法により、プローブ６と導通可能に接続される貫通電極１６が形成される（図４Ｍ参照）。
そして、シリコン基板２の他方面２Ｂ側においては、フォトリソグラフィ技術およびエッチング技術により、マスク３０に配線溝３１が形成される。また、めっき法により、配線溝３１に、貫通電極１６と導通可能に接続される引き回し配線１８が形成される（図４Ｎ参照）。

たとえば、熟練工によるプローブカードの作製工程では、プローブカードの基体をなすセラミックス基板の一方面に、多数の非常に細いプローブがピンセットなどを用いて配置される。このプローブは、セラミックス基板の略中央部に開けられた大きな１つの開口を介して、セラミックス基板の他方面側に引き回される。そして、引き回されたプローブは、セラミックス基板の他方面に別に形成された配線に、手作業で接続される。そして、このような複雑な作業をプローブ１本１本に対して行なわなければならないため、プローブカードの作製に長時間および高コストが必要となる。

これに対し、上記の方法では、フォトリソグラフィ技術、エッチング技術およびめっき法という半導体装置の製造工程に採用される技術を利用して、プローブ６、貫通電極１６および引き回し配線１８が導通可能に形成される。つまり、半導体装置の製造工程に採用される技術を利用して、１本のプローブ６と引き回し配線１８とを１つの貫通電極１６を介して接続することができる。そのため、プローブ１本あたりの接続時間を短縮することができる。したがって、プローブカード１の製造時間を従来よりも増加させることなく、より多くのプローブ６と引き回し配線１８とを接続することができる。その結果、複数の半導体チップを一括して検査可能なプローブカード１を、低コストかつ簡単に製造することができる。

また、めっき法のように単純な工程により、プローブ６、貫通電極１６および引き回し配線１８が形成されるので、プローブカード１をより低コストかつ簡単に製造することができる。また、プローブ６、貫通電極１６および引き回し配線１８を同じめっき装置を利用して形成することができるので、設備コストの増加を抑制することもできる。
また、犠牲膜２１、犠牲膜２３および犠牲膜２５を３段に積層し、これらの積層に合わせて第１垂直部１０、連接部１２および第２垂直部１１を形成してプローブを形成し、その後、３段の犠牲膜２１，２３，２５全てを除去することによって、プローブ６と酸化膜７との間に空隙を簡単に形成することができる。

また、プローブ６の形成後引き回し配線１８の形成完了まで、犠牲膜２５から突出する第２垂直部１１全体が保護膜２７により被覆される。これにより、接触による衝撃から第２垂直部１１を保護することができる。そのため、保護膜２７形成後の工程（リソグラフィ工程、エッチング工程など）において、各装置のウエハステージに、シリコン基板２の一方面２Ａ側を下に向けた姿勢で設置することができる。その結果、保護膜２７形成後の作業性を向上させることができる。

上記の方法によって得られるプローブカード１では、検査部４が５×５の格子窓状に区画され、その各単位セル５に、半導体チップ１チップの外部端子と同数のプローブ６が１組として設けられている。そのため、複数の半導体チップ（この実施形態では、２５チップ）を一括して検査することができる。そのため、検査におけるスループットを向上させることができる。その結果、半導体チップの検査に要する時間を短縮することができる。

そして、上記のプローブカード１は、たとえば、本発明の半導体装置の製造に用いることができる。
図５Ａ〜図５Ｄは、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す模式的な断面図である。
本発明の一実施形態に係る半導体装置を製造するには、たとえば、図５Ａに示すように、円盤状の半導体ウエハ５２に、平面視正方形の複数の半導体チップ５３が格子状に区画されるように形成される。図５Ａおよび図５Ｂでは、互いに隣接する半導体チップ５３の境界を破線で表している。

次いで、各半導体チップ５３に配線（図示せず）が形成され、表面保護膜（図示せず）が形成された後、最表層の配線が電気接続のため電極パッド５４として露出するように、表面保護膜に開口が形成される。電極パッド５４は、半導体チップ５３の各辺に沿って等ピッチに配置される。
次いで、図５Ｂに示すように、上記プローブカード１を用いて半導体チップ５３の電気特性が検査される。検査では、１つの単位セル５と１つの半導体チップ５３とが１対１で適合するように、プローブカード１の全ての単位セル５に半導体チップ５３が位置合わせされる。その状態から、１組のプローブ６と各半導体チップ５３の電極パッド５４とを接触させ、複数の半導体チップ５３の電極パッド５４に一括して電気信号が入力される。そして、たとえば、その入力信号に応じて電極パッド５４から出力される電気信号がプローブ装置で読み取られ、その信号波形と予めプローブ装置に記憶されている期待値とが比較される。この比較により、検査された複数の半導体チップ５３の電気特性についての良否が一工程で判別される。

次いで、図５Ｃに示すように、たとえば、ダイシングソーを用いて、半導体ウエハ５２が各半導体チップ５３のサイズに切断されることにより、半導体チップ５３の個片が得られる。
その後は、各半導体チップ５３が、ボンディング剤５５を用いてリードフレームの各ダイパッド５６にダイボンディングされ、各電極パッド５４とリードフレームの各リード５７とがボンディングワイヤ５８で接続される。そして、リードフレームが成形金型にセットされ、全ての半導体チップ５３がリードフレームとともに、樹脂パッケージ５９により一括して封止される。最後に、ダイシングソーを用いて、リードフレームが樹脂パッケージ５９とともに各半導体装置５１のサイズに切断されることにより、半導体装置５１の個片が得られる。

以上のように、上記の製造方法によれば、上記したプローブカード１を用いて、複数の半導体チップ５３の電気特性が一括して（一工程で）検査されるので、検査におけるスループットを向上させることができる。その結果、半導体チップ５３の検査に要する時間を短縮することができ、半導体装置５１の製造効率を向上させることができる。
図６は、本発明の一実施形態に係るプローブを示す模式的な平面図である。図７Ａは、図６に示すプローブをＶIIＡ−ＶIIＡで示す切断線で切断したときの模式的な断面図である。図７Ｂは、図６に示すプローブをＶIIＢ−ＶIIＢで示す切断線で切断したときの模式的な断面図である。

プローブ６１は、半導体チップ（半導体装置）の電気特性を検査するためにプローブカードに取り付けられるカンチレバー型プローブであって、複数を１組として外枠６２に取り囲まれている。各プローブ６１と外枠６２との間には、連結部６３が架設されている。各プローブ６１は、連結部６３を介して外枠６２により支持されている。
プローブ６１、外枠６２および連結部６３は、一体的に形成され、その各部は、相対的に厚さの小さい下層６４のみからなるか、または下層６４および下層６４上に選択的に形成された相対的に厚さの大きい上層６５からなる。

下層６４および上層６５は、めっき法により形成可能な金属からなり、たとえば、ニッケル、ニッケル合金（たとえば、ニッケル−マンガン合金など）などからなる。また、下層６４の厚さＴ_１は、たとえば、３〜１５μｍ、好ましくは、８〜１２μｍである。一方、上層６５の厚さＴ_２は、たとえば、３０〜１４０μｍ、好ましくは、４５〜５５μｍである。そして、下層６４の厚さおよび上層６５の厚さを合わせた総厚さＴ_１＋Ｔ_２は、たとえば、３３〜１５５μｍであり、好ましくは、５３〜６７μｍである。

プローブ６１は、プローブカードへの取り付けのための取付部６６と、半導体チップを検査するための針部６７とを一体的に備えている。
取付部６６は、その全体が下層６４および上層６５からなり、全体的に一様な厚さで形成されている。取付部６６は、長方形平板状の本体部６８と、プローブカードの配線に接続される長方形平板状の２つのプラグ６９とを一体的に備えている。

２つのプラグ６９は、本体部６８の長さ方向において互いに間隔を空けて、本体部６８の幅方向一方面に対して垂直に延びている。
針部６７は、半導体チップの外部端子に接触する略正方形平板状の先端部７０と、取付部６６の本体部６８に接続され、先端部７０を支持するための長方形平板状の支持部７１とを一体的に備えている。

支持部７１は、その全体が下層６４および上層６５からなり、全体的に一様な厚さで形成されている。支持部７１は、本体部６８の幅方向他方面（プラグ６９が設けられている側と反対側の面）における一端部（図６における左側端部）に接続されている。支持部７１は、本体部６８の幅方向他方面に対して鈍角（たとえば、α＝１４°）をなす方向に延びている。
また、支持部７１の幅Ｗは、たとえば、１００〜４００μｍである。支持部７１が下層６４および上層６５からなり、さらに支持部７１の幅Ｗが上記範囲であることにより、支持部７１に適当なばね特性を付与することができる。このようなばね特性により、先端部７０を外部端子に良好に接触させることができ、また、先端部７０の接触による外部端子の損傷を抑制することができる。

先端部７０は、その全体が下層６４からなり、支持部７１の先端から本体部６８に対するプラグ６９の延出方向の反対側に突出している。
すなわち、針部６７では、支持部７１および先端部７０のうち、選択的に支持部７１のみに上層６５が形成されている。
外枠６２は、その全体が下層６４および上層６５からなり、間隔を空けてプローブ６１を取り囲む略長方形環状に形成されている。

連結部６３は、その全体が下層６４からなり、長方形平板状に形成されている。連結部６３は、１つのプローブ６１に対して２つ１組として設けられている。１組の連結部６３は、プローブ６１を介して対向する外枠６２の両長辺に１本ずつ接続されている。１組の連結部６３は、いずれも外枠６２の辺に対して垂直方向に延び、一方の連結部６３がプローブ６１の支持部７１に接続され、他方の連結部６３がプローブ６１の本体部６８に接続されている。

図８Ａ〜図８Ｆは、図６に示すプローブの形成方法を工程順に示す模式的な断面図である。なお、図８Ａ〜図８Ｆにおいて、左側に配置される図が図７Ａと同一切断面における断面図であり、右側に配置される図が図７Ｂと同一切断面における断面図である。
図６および図７Ａ，Ｂに示すプローブを形成するには、まず、図８Ａに示すように、たとえば、スパッタ法により、半導体基板としてのシリコン基板７２の表面全域に、めっき下地層７３が成膜される。めっき下地層７３は、下層６４および上層６５の材料とは異なる金属材料からなる膜であり、たとえば、Ｔｉ／Ｃｕ積層膜、ＴｉＷ／Ａｕ積層膜などからなる。

次いで、図８Ｂに示すように、プローブ６１、外枠６２および連結部６３を形成すべき領域に開口を有するレジストマスク７４が形成される。そして、たとえば、電解めっき法により、下層６４の材料が、レジストマスク７４の露出部分からめっき成長させられる。これにより、図８Ｂに示すように、めっき下地層７３上に、第１めっき層としての下層６４が選択的に形成される。なお、めっき下地層７３における下層６４の形成されなかった部分は、下層６４から露出することとなる。下層６４の形成後、図８Ｃに示すように、レジストマスク７４が除去される。

続いて、図８Ｄに示すように、下層６４から露出するめっき下地層７３および下層６４における連結部６３および先端部７０を形成すべき領域を被覆するレジストマスク７５が形成される。そして、たとえば、電解めっき法により、上層６５の材料が、レジストマスク７５の露出部分からめっき成長させられる。これにより、図８Ｄに示すように、下層６４上に、第２めっき層としての上層６５が選択的に形成される。こうして、シリコン基板７２上には、下層６４および上層６５からなる各部（外枠６２、取付部６６および支持部７１）、および下層６４からなる各部（連結部６３および先端部７０）が選択的に形成される。その後、図８Ｅに示すように、レジストマスク７５が除去される。

次いで、図８Ｆに示すように、たとえば、下層６４および上層６５がほぼエッチングされず、めっき下地層７３に対するエッチングレートの大きいエッチング液（たとえば、アンモニア水など）を用いたウェットエッチングにより、めっき下地層７３がエッチング除去される。これにより、下層６４および上層６５からなる構造物がシリコン基板７２から分離（リフトオフ）される。そして、連結部６３におけるプローブ６１との接続部分を切断することにより、外枠６２から分離されたプローブ６１が得られる。

上記のようにして得られるプローブ６１は、たとえば、図９に示すプローブカード７６に取り付けられる。
図９Ａは、図６に示すプローブが取り付けられたプローブカードの模式的な平面図である。図９Ｂは、図６に示すプローブが取り付けられたプローブカードの模式的な側面図である。

プローブカード７６は、半導体ウエハ上に形成された半導体チップの電気特性を１チップずつ検査するための機器であって、円盤状のセラミックス基板７７を備えている。
セラミックス基板７７には、プローブ６１が取り付けられる配線ユニット７８と、プローブカード７６とプローバ装置（図示せず）とを接続するための接続ユニット７９とが設けられている。

配線ユニット７８は、セラミックス基板７７の中央部に設けられ、セラミックス基板７７と中心を共有する円盤状に形成されている。配線ユニット７８は、セラミックス基板７７よりも大きい厚さを有し、セラミックス基板７７の一方面および他方面それぞれから張り出している。配線ユニット７８の略中央部には、配線ユニット７８の一方側から他方側を貫通する平面視長方形状の貫通孔８０が形成されている。

配線ユニット７８の一方側（プローブ装置への取付側）には、後述する配線８４が接続される多数の配線受け８１が形成されている。多数の配線受け８１は、たとえば、検査対象である半導体チップの外部端子と同数設けられ、貫通孔８０の外周に沿うように長方形環状に並べて配置されている。
また、配線ユニット７８の他方側（半導体チップの検査側）には、プローブ６１を接続するためのプラグ受け８２が設けられている。プラグ受け８２は、プローブ６１のプラグ６９と嵌合可能な形状に形成され、各配線受け８１に対向する位置に１つずつ設けられている。つまり、配線ユニット７８の他方側には、配線受け８１と同数のプラグ受け８２が、貫通孔８０の外周に沿うように、長方形環状に並べて配置されている。プラグ受け８２は、配線ユニット７８内で配線受け８１に電気的に接続されている。

そして、プローブ６１の針部６７が配線ユニット７８の内側へ向くように各プラグ受け８２にプラグ６９を挿着することにより、プローブ６１は、本体部６８におけるプラグ６９側の長辺が配線ユニット７８の他方面に対して垂直に当接された姿勢で、配線ユニット７８に取り付けられる。これにより、全プラグ受け８２に取り付けられた多数のプローブ６１は、互いに隣接するプローブ６１の先端部７０同士が厚さ方向に対向し、全体として貫通孔８０の周方向に沿って並べて配置される。すなわち、プローブカード７６において、互いに隣接する先端部７０の対向方向における間隔がプローブ６１のピッチとなる。そして、プラグ受け８２に取り付けられたプローブ６１は、配線８４を介して、接続ユニット７９に電気的に接続される。

接続ユニット７９は、プローバ装置（図示せず）との接続のための接続端子８３と、配線受け８１に接続される配線８４と、接続端子８３と配線８４との接続を中継する中継配線８５とを有している。
接続端子８３は、セラミックス基板７７の厚さ方向外側に尖る針状をなし、セラミックス基板７７の外周縁部において、セラミックス基板７７の全周にわたって多数（プラグ受け８２と同数）設けられている。なお、図９Ａ，Ｂでは、多数の接続端子８３のうち、一部のみを表している（配線８４および中継配線８５についても同様）。

中継配線８５は、セラミックス基板７７上において、接続端子８３からセラミックス基板７７の中心方向に延び、その先端部に配線８４が接続されている。
そして、プローブカード７６を用いて半導体チップの電気特性を検査するには、たとえば、まず、半導体ウエハ上の１つの半導体チップ上にプローブカード７６が位置合わせされ、半導体チップにおける１つの外部端子に１つのプローブ６１が対応するように、全外部端子にプローブ６１が接触させられる。次いで、半導体チップの入力端子にプローバ装置から電気信号が入力される。そして、その入力信号に応じて半導体チップの出力端子から出力される電気信号がプローブ装置で読み取られ、その信号波形と予めプローブ装置に記憶されている期待値とが比較される。この比較により、検査されたチップの電気特性についての良否が判別される。

以上のように、プローブ６１では、半導体チップを検査するための針部６７において、半導体チップの外部端子に接触する先端部７０が、相対的に厚さの小さい（たとえば、３〜１５μｍ）下層６４からなる。また、先端部７０を支持するための支持部が、下層６４および相対的に厚さの大きい（たとえば、３０〜１４０μｍ）上層６５からなる。そのため、半導体チップの外部端子のピッチに合わせてプローブ６１のピッチ（互いに隣接する先端部７０の間隔）を狭くしても、下層６４の厚さを適当な厚さに設計しておけば、隣接するプローブ６１同士の接触を防止することができる。よって、上記の方法により、半導体チップの外部端子の狭ピッチ化に対応可能なプローブ６１を形成することができる。その結果、上記の方法により形成されたプローブ６１を用いて、半導体チップの電気特性を、精度よく検査することができる。

さらに、相対的に厚さの小さい先端部７０が、プローブ６１の形成過程において、めっき法により形成される。そのため、プローブ６１作製後に先端部７０を研磨するなどして加工する必要がない。したがって、相対的に厚さの小さい先端部７０を有するプローブ６１を、手間なく容易に形成することができる。
また、上記の方法では、プローブ６１を取り囲む外枠６２、および外枠６２とプローブ６１とを連結する連結部６３が形成される。プローブ６１が連結部６３を介して外枠６２に支持されるので、リフトオフ工程において外枠６２をシリコン基板７２から分離することにより、それにともなってプローブ６１をシリコン基板７２から容易に分離することができる。

さらに、外枠６２が下層６４および上層６５からなり、連結部６３が下層６４からなる。したがって、外枠６２および連結部６３を、下層６４および上層６５からなるプローブ６１と同じ工程により形成することができる。また、連結部６３が相対的に厚さの小さい下層６４からなることから、外枠６２（プローブ６１）とシリコン基板７２との分離後、連結部６３におけるプローブ６１との接続部分を容易に切断することができる。

また、下層６４がめっき下地層７３と異なる金属材料を用いて形成されるため、下層６４とめっき下地層７３とのエッチングレートの差を利用したリフトオフ法により、下層６４および上層６５からなる構造物をシリコン基板７２から容易に分離することができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。

たとえば、検査部４の区画数は、適宜変更することが可能である。区画数を増加させることにより、たとえば、１ウエハ上の半導体チップ全部（たとえば、１０００００チップ程度）や、１枚のレチクルによるパターニング１ショット単位分（たとえば、１０００チップ程度）のチップを一括して検査することもできる。
また、単位セル５の配置形態は、格子窓状に限定されない。たとえば、複数の単位セル５は、各列における各単位セル５と、当該列に隣接する列の各単位セル５とが交互に配置される千鳥状に配置されていてもよい。

また、たとえば、前述の実施形態では、プローブカード１を用いて製造される半導体装置５１のパッケージタイプとして、ＱＦＮタイプの半導体装置を取り上げたが、本発明の半導体装置の製造方法は、ＳＯＮ（Small Outlined Non-leaded Package）、ＱＦＰ（Quad Flat Package）、ＳＯＰ（Small Outline Package）などといった他の種類のパッケージタイプの半導体装置の製法に適用することもできる。

また、たとえば、上記プローブの形成方法の実施形態では、本発明のプローブの一例としてカンチレバー型プローブを取り上げたが、本発明のプローブの形成方法は、垂直型プローブに適用することもできる。
また、外枠６２および連結部６３は、形成されなくてもよい。また、上記実施形態のように外枠６２および連結部６３が形成される場合、外枠６２は、下層６４のみからなっていてもよい。

また、下層６４および上層６５、ならびにめっき下地層７３の材料については、上記例示した金属以外に、適当な金属を用いることができる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。

本出願は、２００８年９月３０日に日本国特許庁に提出された特願２００８−２５３０８３号および２００８年９月３０日に日本国特許庁に提出された特願２００８−２５３７００号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。

１・・・プローブカード、２・・・シリコン基板、６・・・プローブ、１５・・・貫通孔、１６・・・貫通電極、１８・・・引き回し配線、２Ａ・・・（シリコン基板の）一方面、２Ｂ・・・（シリコン基板の）他方面、５１・・・半導体装置、５２・・・半導体ウエハ、５３・・・半導体チップ、５４・・・電極パッド、６１・・・プローブ、６２・・・外枠、６３・・・連結部、６４・・・下層、６５・・・上層、７０・・・先端部、７１・・・支持部、７２・・・シリコン基板、７３・・・めっき下地層、７５・・・レジストマスク

Claims (7)

1. 複数の半導体装置の電気特性を一括して検査するためのプローブカードの製造方法であって、
   前記プローブカードの基体をなすボードの一方面側に、半導体装置の外部端子に接触される複数のプローブを形成する工程と、
   フォトリソグラフィおよびエッチングにより、前記ボードに、前記ボードの他方面から各前記プローブに達する複数の貫通孔を形成する工程と、
   各前記貫通孔に、前記プローブと導通可能に接続される貫通電極を形成する工程と、
   前記ボードの前記他方面側に、前記貫通電極と導通可能に接続される配線を形成する工程とを含む、プローブカードの製造方法。
2. 前記プローブ、前記貫通電極および前記配線が、めっき法により形成される、請求項１に記載のプローブカードの製造方法。
3. シリコン系ボードと、
   前記シリコン系ボードの一方面側に形成され、半導体装置の外部端子に接触される複数のプローブと、
   各前記プローブに対応して形成され、前記シリコン系ボードの前記一方面とその反対側の他方面との間を貫通する複数の貫通孔と、
   前記貫通孔に埋設され、前記プローブと導通可能に接続される貫通電極と、
   前記シリコン系ボードの前記他方面側に形成され、前記貫通電極と導通可能に接続される配線とを含み、
   前記プローブが、所定のパターンで配置された複数を１組として、複数組設けられている、プローブカード。
4. 半導体ウエハに、電気接続のための外部端子を複数有する半導体チップを複数形成する工程と、
   プローブカードを用いて、前記半導体チップの電気特性を検査する工程と、
   検査後、前記半導体ウエハを、各前記半導体チップに分割する工程とを含み、
   前記プローブカードは、
   シリコン系ボードと、
   前記シリコン系ボードの一方面側に形成され、半導体チップの外部端子に接触される複数のプローブと、
   各前記プローブに対応して形成され、前記シリコン系ボードの前記一方面とその反対側の他方面との間を貫通する複数の貫通孔と、
   前記貫通孔に埋設され、前記プローブと導通可能に接続される貫通電極と、
   前記シリコン系ボードの前記他方面側に形成され、前記貫通電極と導通可能に接続される配線とを含み、
   前記プローブが、所定のパターンで配置された複数を１組として、複数組設けられており、
   前記検査では、１組の前記プローブと１つの前記半導体チップの前記外部端子とを接触させ、各前記外部端子に電気信号を入力することにより、複数の前記半導体チップの電気特性を一括して検査する、半導体装置の製造方法。
5. 半導体装置の外部端子に接触する相対的に厚さの小さい先端部およびこの先端部を支持する相対的に厚さの大きい支持部を有し、半導体装置の電気特性を検査するために用いられるプローブの形成方法であって、
   半導体基板の表面に、金属材料からなるめっき下地層を形成する工程と、
   めっき法により、前記めっき下地層上に、前記先端部と同じ厚さの第１めっき層を選択的に形成する工程と、
   前記第１めっき層における所定部分を被覆するマスクを形成する工程と、
   めっき法により、前記第１めっき層における前記マスクから露出する部分上に、前記支持部の厚さから前記先端部の厚さを差し引いた厚さの第２めっき層を形成する工程とを含む、プローブの形成方法。
6. 前記プローブとともに、前記プローブを取り囲む外枠、およびこの外枠と前記プローブとを連結する連結部が形成され、
   前記外枠は、前記第１めっき層および前記第２めっき層からなり、
   前記連結部は、前記第１めっき層からなる、請求項５に記載のプローブの形成方法。
7. 前記第１めっき層を形成する工程が、前記めっき下地層と異なる金属材料を用いて前記第１めっき層を形成する工程である、請求項５または６に記載のプローブの形成方法。

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