KR100920041B1 - 웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 웨이퍼 레벨 패키지용 테스트 소켓은, 쏘잉 공정 이전의 웨이퍼 레벨 패키지들을 테스트하기 위한 웨이퍼 레벨 패키지용 테스트 소켓으로서, 쏘잉 공정 이전의 웨이퍼 레벨 패키지와 동일한 크기를 가지며, 관통하는 다수의 비아 패턴이 형성된 지지체; 상기 지지체의 상면에 상기 비아 패턴과 연결되도록 형성된 제1배선; 상기 제1배선을 포함한 지지체 상면에 상기 제1배선의 일부분을 노출시키도록 형성된 캡핑막; 및 상기 지지체의 하면에 상기 비아 패턴과 연결되도록 형성된 제2배선을 포함한다.

Description

웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법{Socket using test of wafer level package and method for manufacturing of the same}
본 발명은 웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 다수의 전기적 연결수단을 구비한 웨이퍼 레벨 패키지 및 웨이퍼에 대하여 웨이퍼 레벨에서 신뢰성 테스트가 가능하도록 형성된 웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법에 관한 것이다.
최근 전기·전자 제품의 소형화, 경량화, 저가격화 및 고성능화에 대한 요구가 급속히 증가함에 따라, 반도체 패키지의 기술도 변화하고 있다. 이에 따라, 웨이퍼 레벨에서 패키지 조립 공정(package assembly process)이 이루어지는 웨이퍼 레벨 패키지(Wafer Level Package) 또는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP)와 같은 차세대 패키지에 대한 개발이 활발히 진행되고 있다.
종래 반도체 패키지는, 수 개의 반도체 칩들을 포함하는 웨이퍼를 그의 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 패키징 공정을 실시하는 칩 스케일 패키지를 통해 제조되었다.
그러나, 상기 칩 스케일 패키지에서의 패키징 공정은 자체적으로 많은 단위 공정들, 예를 들어, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 상기 칩 스케일 패키지 방법은 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 길다는 문제점을 안고 있다.
따라서, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시한 후, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 웨이퍼 레벨 패키지 방법이 각광받고 있다.
한편, 일반적으로 반도체 칩을 소비자에게 공급하기 전에 또는 시스템에 장착하기 전에 결함이 또는 이상이 있는 반도체 패키지나 불량이 발생할 것으로 예상되는 반도체 패키지를 찾아내고 제거하기 위하여 웨이퍼에서 분리된 반도체 칩을 패키징한 다음 각종 신뢰성 테스트를 거치게 된다.
이와 같은, 반도체 패키지의 신뢰성 테스트는 반도체 패키지의 전원 입력단자 등 입출력 단자들을 테스트 신호 발생회로와 연결하여 정상동작 조건보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체 패키지의 수명 및 결함 발생 여부를 체크하는 번-인 테스트(Burn-in test)와 반도체 패키지의 모든 입출력 단자를 테스트 신호 발생회로와 연결하여 정상적인 동작 및 단선 여부를 테스트하는 전기적 특성 테스트(Electrical test)가 있다.
이러한, 번-인 테스트 및 전기적 특성 테스트는 칩 레벨로 분리된 반도체 패키지의 사이즈에 맞게 제작된 다수의 소켓(Socket)을 구비한 보드(Board)에서 수행된다. 자세하게, 상기 칩 레벨 반도체 패키지를 상기 각 소켓 내에 로딩시키고, 상 기 보드를 테스트를 위한 환경을 제공하는 테스트 장치에 연결하여 진행된다.
그러한, 상술한 방법과 같은 반도체 패키지의 신뢰성 테스트는 웨이퍼 레벨 패키지 상태에서는 진행되지 못하고, 칩 레벨로 절단된 반도체 패키지에 대해서만 진행되기 때문에, 웨이퍼 레벨 패키지의 장점을 구현할 수 없다.
즉, 웨이퍼 레벨 패키지는 웨이퍼 상태에서 패키지를 구현하고 테스트까지 진행함으로써 원가 절감 및 대량 생산 등의 효과를 가질 수 있으나, 칩 레벨로 절단된 반도체 패키지에 대해서만 신뢰성 테스트가 진행되기 때문에, 웨이퍼 레벨 패키지의 장점을 구현할 수 없다.
본 발명은 다수의 전기적 연결수단을 구비한 웨이퍼 레벨 패키지 및 웨이퍼에 대하여 웨이퍼 레벨에서 신뢰성 테스트가 가능하도록 형성된 웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법을 제공한다.
본 발명에 따른 웨이퍼 레벨 패키지용 테스트 소켓은, 쏘잉 공정 이전의 웨이퍼 레벨 패키지들을 테스트하기 위한 웨이퍼 레벨 패키지용 테스트 소켓으로서, 쏘잉 공정 이전의 웨이퍼 레벨 패키지와 동일한 크기를 가지며, 관통하는 다수의 비아 패턴이 형성된 지지체; 상기 지지체의 상면에 상기 비아 패턴과 연결되도록 형성된 제1배선; 상기 제1배선을 포함한 지지체 상면에 상기 제1배선의 일부분을 노출시키도록 형성된 캡핑막; 및 상기 지지체의 하면에 상기 비아 패턴과 연결되도 록 형성된 제2배선을 포함하는 것을 특징으로 한다.
상기 지지체는 더미 웨이퍼 또는 폴리머 기판인 것을 특징으로 한다.
상기 비아 패턴과 제1 및 제2배선은 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 한다.
상기 지지체와 상기 제1배선 사이에 개재된 절연막을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 웨이퍼 레벨 패키지용 테스트 소켓의 제조 방법은, 쏘잉 공정 이전의 웨이퍼 레벨 패키지들을 테스트하기 위한 웨이퍼 레벨 패키지용 테스트 소켓의 제조 방법으로서, 쏘잉 공정 이전의 웨이퍼 레벨 패키지와 동일한 크기를 가지는 지지체의 상면에 제1배선을 형성하는 단계; 상기 제1배선을 포함한 지지체 상면에 상기 제1배선의 일부분을 노출시키도록 형성된 캡핑막을 형성하는 단계; 상기 지지체의 내부에 상기 제1배선을 노출시키는 비아홀을 형성하는 단계; 및 상기 비아홀을 매립하여 비아 패턴을 형성함과 아울러 상기 지지체의 하면에 상기 각 비아홀과 연결된 제2배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 지지체는 더미 웨이퍼 또는 폴리머 기판으로 형성하는 것을 특징으로 한다.
상기 비아 패턴과 제1 및 제2배선은 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 한다.
지지체의 상면에 제1금속 배선을 형성하는 단계 전, 상기 지지체의 상면에 상기 비아 패턴과 대응하는 위치의 상기 지지체 상면을 노출시키는 절연막을 형성 하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 웨이퍼 레벨 패키지용 테스트 소켓을 제조하여 다수의 전기적 연결수단을 구비한 웨이퍼 레벨 패키지 및 웨이퍼에 대하여 칩 레벨이 아닌 웨이퍼 레벨에서 번-인 테스트 및 전기적 특성 테스트와 같은 신뢰성 테스트를 수행한다.
자세하게, 본 발명은 전기적 연결 수단이 구비된 웨이퍼 레벨 패키지 및 웨이퍼와 동일한 크기를 갖는 지지체 상에 상부에 로딩되는 웨이퍼 레벨 패키지 및 웨이퍼의 전기적 연결수단과 개별적으로 연결되는 배선들을 구비한 테스트 소켓을 제조한다.
그런 다음, 상기 테스트 소켓 상에 웨이퍼 레벨 패키지 및 웨이퍼를 배치시킨 후, 상기 웨이퍼의 각 전기적 연결 수단과 개별적으로 전기적 연결이 가능하도록 형성된 테스트 장치 내에 상기 웨이퍼 레벨 패키지 또는 웨이퍼가 배치된 테스트 소켓을 로딩시키고 신뢰성 테스트를 수행한다.
이와 같이, 본 발명은 종래 칩 레벨이 아닌 웨이퍼 레벨로 한번에 각 반도체 칩들에 대한 신뢰성 테스트를 진행함으로써 테스트 비용 및 시간을 절감할 수 있다.
이하에서는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지 및 웨이퍼의 신뢰성 테스트를 위한 테스트 소켓 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 테스트 소켓을 도시한 단면도이다.
도시된 바와 같이, 테스트 소켓은 내부에 비아 패턴(118)이 구비된 지지 체(110), 상기 지지체(110)의 상하부에 형성된 배선(114, 120), 절연막(112) 및 캡핑막(116)으로 이루어진다.
상기 지지체(110)는 웨이퍼 레벨 패키지 및 웨이퍼와 동일한 크기를 갖는 더미 웨이퍼 또는 플라스틱, 에폭시 등과 같은 폴리머(Polymer)로 이루어진 플레이트(Plate) 구조로 형성된다. 상기 지지체(110)는 내부에 금속 물질이 매립된 다수의 비아 패턴(118)을 구비하며, 상기 비아 패턴(118)은 상기 지지체(110)의 상부에 배치되는 웨이퍼 레벨 패키지 및 웨이퍼의 전기적 연결 수단과 대응하는 수로 형성된다.
상기 지지체(110)의 상하부 각각에는 상기 각 비아 패턴(118)과 개별적으로 연결되는 제1 및 제2배선(114, 120)들이 각각 형성되며, 상기 비아 패턴(118)을 포함한 제1 및 제2배선(114, 120)은 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된다.
상기 캡핑막(116)은 상기 제1배선(114)을 산화 및 충격으로부터 보호하기 위하여 상기 제1배선(114)을 포함한 지지체(110)의 상면에 상기 각 제1배선(114)의 일부분이 노출되도록 형성된다. 상기 캡핑막(116)의 패터닝으로 노출된 제1배선(114) 부분은 신뢰성 테스트를 위하여 상부에 배치되는 웨이퍼 레벨 패키지 및 웨이퍼의 전기적 연결 수단과 대응하는 위치이다.
아울러, 상기 지지체(110)의 상면과 상기 제1배선(112) 사이에는 상기 지지체(110)에 가해지는 스트레스를 방지하기 위하여 절연막(112)이 형성된다.
상술한 테스트 소켓은 다음의 도 2a 내지 도 2e와 같은 방법으로 제조된다.
도 2a를 참조하면, 테스트를 위한 쏘잉 공정 이전의 웨이퍼 레벨 패키지 및 웨이퍼와 동일한 크기를 갖는 더미 웨이퍼 또는 폴리머로 이루어진 지지체(110) 상면에 후속 공정으로 상기 지지체(110)의 내부에 형성되는 비아 패턴과 대응하는 영역의 상기 지지체(110) 부분들이 노출되도록 패터닝된 절연막(112)을 형성한다.
도 2b를 참조하면, 상기 각 노출된 지지체(110) 부분을 매립하도록 상기 절연막(112) 상에 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 금속막을 형성한 후, 상기 금속막을 패터닝하여 상기 각 지지제 부분에 매립된 금속막과 일체형을 이루도록 제1배선(114)을 형성한다.
도 2c를 참조하면, 상기 제1배선(114) 및 절연막(112) 상에 상기 제1배선(114)을 산화 및 충격으로부터 보호하기 위하여 캡핑막(116)을 형성한다. 그런 다음, 상기 테스트를 위한 웨이퍼 레벨 패키지 및 웨이퍼에 구비된 전기적 연결 수단에 대응하는 부분의 상기 제1배선(114) 부분이 노출되도록 상기 캡핑막(116) 상에 마스크 패턴(미도시)을 형성한 후, 식각 공정을 진행하여 상기 해당 영역의 제1배선(114)을 노출시킨 후 상기 마스크 패턴을 제거한다.
도 2d를 참조하면, 상기 지지체(110)의 하부로 상기 제1배선(114)이 노출되도록 상기 지지체(110)를 식각하여 비아홀(V)을 형성한다.
그런 다음, 상기 비아홀(V) 내부가 매립되도록 상기 지지체(118)의 하면에 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 금속막을 형성한다. 이어서, 상기 각 비아홀(V) 내부에 형성된 금속 물질들이 전기적으로 분리되도록 식각 공정을 진행하여 상기 지지체(110) 내부에 비아 패턴(118) 및 하면에 제2배선(120)을 형성하여 테스트 소켓의 제조를 완료한다.
상기와 같이 제조된 테스트 소켓의 상부에는 테스트를 위한 쏘잉 공정 이전의 웨이퍼 레벨 패키지 및 웨이퍼가 배치되고, 상기 테스트 소켓은 상기 각 제2배선에 전기적인 연결이 가능한 구조를 갖는 테스트 장치에 로딩되어 웨이퍼의 각 반도체 칩에 대한 신뢰성 테스트를 진행한다.
도 3은 본 발명의 실시예에 따른 테스트 소켓이 테스트 장치에 장착되어 진행되는 테스트를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 상술한 도 2a 내지 도 2e의 방법으로 제조된 테스트 소켓은 범프와 같은 전기적 연결 수단(138)을 구비한 반도체 칩(130)들로 이루어진 웨이퍼 레벨 패키지 및 웨이퍼에 대하여 신뢰성 테스트를 진행하기 위하여 번-인 테스트 및 전기적인 테스트 조건을 제공할 수 있는 테스트 장치(140) 내에 로딩된다.
미도시된 도면부호, 132는 본딩 패드를, 134는 금속 배선을, 136은 절연막을 각각 내타낸다.
상기 테스트 장치는 내부 상면에 상기 테스트 소켓의 각 제2배선(120)과 개별 연결되는 콘택핀(142)이 구비되고, 저면에는 상기 각 반도체 칩의 신뢰성 테스트와 관련된 신호가 인가되는 다수의 시그널 탐침핀(144)이 구비된다.
상기 테스트 소켓 및 테스트 장치를 이용한 쏘잉 공정 전의 웨이퍼 레벨 패키지 및 웨이퍼에 대한 신뢰성 테스트는, 우선, 제조 공정이 완료되어 전기적 연결 부재(138)가 형성된 웨이퍼 레벨 패키지 또는 웨이퍼를 본 발명에 따른 테스트 소켓에 상기 전기적 연결 부재(138)가 상기 테스트 소켓의 제1배선(114)와 콘택하도 록 배치시킨다.
그런 다음, 상기 웨이퍼 레벨 패키지 및 웨이퍼가 로딩된 테스트 소켓을 상기 테스트 장치(140) 내에 로딩시키고, 상기 테스트 장치의 시그널 탐침핀(144) 및 콘택핀(142)을 통해 신호를 인가한 후, 상기 시그널 탐침핀(144)으로부터의 전기적 신호로 판단하는 방법으로 상기 웨이퍼 레벨 패키지 및 웨이퍼의 각 반도체 칩(130)에 대한 번 인 테스트 및 전기적인 테스트를 수행한다.
이상에서와 같이, 본 발명은 칩 레벨이 아닌 웨이퍼 레벨로 한번에 각 반도체 칩들에 대한 신뢰성 테스트를 진행함으로써 테스트 비용 및 시간을 절감할 수 있다.
한편 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 테스트 소켓을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 테스트 소켓의 제조 방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 실시예에 따른 테스트 소켓이 테스트 장치에 장착되어 진행되는 테스트를 설명하기 위하여 도시한 단면도.

Claims (8)

  1. 쏘잉 공정 이전의 웨이퍼 레벨 패키지들을 테스트하기 위한 웨이퍼 레벨 패키지용 테스트 소켓으로서,
    쏘잉 공정 이전의 웨이퍼 레벨 패키지와 동일한 크기를 가지며, 관통하는 다수의 비아 패턴이 형성된 지지체;
    상기 지지체의 상면에 상기 비아 패턴과 연결되도록 형성된 제1배선;
    상기 제1배선을 포함한 지지체 상면에 상기 제1배선의 일부분을 노출시키도록 형성된 캡핑막; 및
    상기 지지체의 하면에 상기 비아 패턴과 연결되도록 형성된 제2배선;
    을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓.
  2. 제 1 항에 있어서,
    상기 지지체는 더미 웨이퍼 또는 폴리머 기판인 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓.
  3. 제 1 항에 있어서,
    상기 비아 패턴과 제1 및 제2배선은 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓.
  4. 제 1 항에 있어서,
    상기 지지체와 상기 제1배선 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓.
  5. 쏘잉 공정 이전의 웨이퍼 레벨 패키지들을 테스트하기 위한 웨이퍼 레벨 패키지용 테스트 소켓의 제조 방법으로서,
    쏘잉 공정 이전의 웨이퍼 레벨 패키지와 동일한 크기를 가지는 지지체의 상면에 제1배선을 형성하는 단계;
    상기 제1배선을 포함한 지지체 상면에 상기 제1배선의 일부분을 노출시키도록 형성된 캡핑막을 형성하는 단계;
    상기 지지체의 내부에 상기 제1배선을 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀을 매립하여 비아 패턴을 형성함과 아울러 상기 지지체의 하면에 상기 각 비아홀과 연결된 제2배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓의 제조 방법.
  6. 제 5 항에 있어서,
    상기 지지체는 더미 웨이퍼 또는 폴리머 기판으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓의 제조 방법.
  7. 제 5 항에 있어서,
    상기 비아 패턴과 제1 및 제2배선은 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓의 제조 방법.
  8. 제 5 항에 있어서,
    지지체의 상면에 제1배선을 형성하는 단계 전, 상기 지지체의 상면에 상기 비아 패턴과 대응하는 위치의 상기 지지체 상면을 노출시키는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지용 테스트 소켓의 제조 방법.
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