CN116110888A - 一种芯片测试结构及芯片测试方法 - Google Patents

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CN116110888A CN202211608708.6A CN202211608708A CN116110888A CN 116110888 A CN116110888 A CN 116110888A CN 202211608708 A CN202211608708 A CN 202211608708A CN 116110888 A CN116110888 A CN 116110888A
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Abstract

本申请实施例提供一种芯片测试结构及芯片测试方法，所述芯片测试结构包括转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，且不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接；其中，在所述多个测试点位的测试电位显示为开路连接时，指示所述转接板碎裂或存在裂纹。本申请实施例能够准确、高效的确定转接板是否出现碎裂或产生裂纹，实现在封装工序的全流程中对转接板进行检测。

Description

一种芯片测试结构及芯片测试方法
技术领域
本申请实施例涉及芯片技术领域，具体涉及一种芯片测试结构及芯片测试方法。
背景技术
芯片的制造过程主要分为晶圆制造(Wafer Fabrication)、封装工序(Packaging)和测试工序(Test)几个步骤，但是，在将芯片晶粒通过转接板进行封装时，对转接板具有一定的应力作用，导致转接板在芯片封装过程中容易发生碎裂或产生裂纹，使得封装后的芯片质量不佳。
可见，如何在封装工艺的全流程中实现检测转接板是否出现碎裂或产生裂纹是本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本申请实施例提供一种芯片测试结构及芯片测试方法，以准确、高效的确定转接板是否出现碎裂或产生裂纹，实现在封装工序的全流程中对转接板进行检测。
为解决上述问题，本申请实施例提供如下技术方案：
第一方面，本申请实施例提供一种芯片测试结构，包括：转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；
所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，且不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接；其中，在所述多个测试点位的测试电位显示为开路连接时，指示所述转接板碎裂或存在裂纹。
可选的，所述多个测试点位的子连接线依据所述转接板布线层的布线分布顺序，在所述转接板的剖面上，呈蛇形连接。
可选的，所述多个测试点位至少包括第一测试点位、第二测试点位和第三测试点位；
所述第一测试点位与所述第二测试点位在所述转接板上的位置间隔为第一值，所述第一测试点位与所述第三测试点位在所述转接板上的位置间隔为第二值，所述第二测试点位与所述第三测试点位在所述转接板上位置间隔为第三值；其中，所述第二值和所述第三值为基于所述第一值确定得到，且所述第二值与所述第三值相等；
若所述第一测试点位与所述第二测试点位开路连接，则所述第三测试点位确定为所述第一测试点位或所述第二测试点位。
可选的，在围绕所述转接板的多个测试点位的分布方向上，所述第一测试位点和所述第二测试位点分别位于起点和终点，所述第一值为在所述转接板上的位置间隔的最大值。
可选的，所述转接板布线层包括第一中介层和键合于所述第一中介层下方的第二中介层，所述第一中介层的电性连接线与所述第二中介层的电性连接线相连通；
依据所述多个测试点位的测试电位，确定所述第一中介层和所述第二中介层的键合质量。
可选的，对应测试点位的多个子连接线构成梳形短路测量结构，且相邻测试点位之间的梳形短路测量结构断路连接；其中，在所述多个测试点位的测试电位显示为短路连接时，指示所述多个测试点位在所述转接板的正面短接；
或者，相邻测试点位之间对应设置有堆叠通孔的蛇形开路测量结构；其中，在所述多个测试点位的测试电位显示为开路连接时，指示所述多个测试点位在所述转接板的正面断接。
可选的，所述转接板设置有多个与所述测试点位电连接的通孔电极，所述芯片设置有贯穿所述芯片的多个互连结构；
所述芯片键合至所述转接板上，其中，所述互连结构底部与所述通孔电极连接，所述互连结构顶部设置互连焊球；
在所述测试点位和与所述测试点位电连接的所述互连焊球施加电压时，与所述测试点位电连接的互连焊球的测试电位显示为预设电位时，指示所述互连焊球与所述互连结构电连接。
可选的，以芯片电路结构两端的焊球为电路测试焊球，在所述电路测试焊球间设置芯片电路测试结构，所述芯片电路测试结构用于电连接所述电路测试焊球，在与所述电路测试焊球电连接的所述测试点位的测试电位显示为开路连接时，指示所述芯片电路结构损伤。
可选的，所述转接板背离所述芯片一侧的通孔电极上设置有转接焊球，在设置转接焊球的通孔电极的焊球上设置转接焊球测试结构，所述转接焊球用于短接所述转接焊球测试结构，在所述转接焊球上施加测试电压时，所述转接焊球之间的测试电位显示所述转接焊球为短接时，指示所述转接焊球与所述通孔电极电连接。
可选的，还包括基板，所述基板中设置有转接结构和位于转接结构底部的底部焊球，所述转接板基于所述转接焊球与所述基板的转接结构连接至所述底部焊球；
在所述底部焊球上施加测试电压至短接的通孔电极，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述转接板电连接。
可选的，在所述底部焊球上施加测试电压至短接的互连焊球，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片电连接。
可选的，在所述底部焊球上施加测试电压至由互连焊球和通孔电极混接的短接电路，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片和所述转接板电连接。
第二方面，本申请实施例还提供一种芯片测试方法，包括：
提供芯片测试结构，所述芯片测试结构包括转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接；
测量所述多个测试点位的测试电位，其中，在所述多个测试点位的测试电位显示为开路连接时，指示所述转接板碎裂或存在裂纹。
可选的，所述测量所述多个测试点位的测试电位，包括：
在围绕所述转接板的多个测试点位的分布方向上，确定第一测试点位和第二测试点位；
测量所述第一测试点位和所述第二测试点位的测试电位；
其中，初始测试时，所述第一测试点位与所述第二测试点位在所述转接板上的位置间隔为第一值。
可选的，若所述第一测试点位和所述第二测试点位的测试电位显示开路连接时，将第三测试点位确定为所述第一测试点位或所述第二测试点位，所述第三测试点位基于所述第一值确定得到。
可选的，所述转接板布线层包括第一中介层和第二中介层，且所述第二中介层键合于所述第一中介层下方，所述第一中介层的电性连接线与所述第二中介层的电性连接线相连通；
所述测量所述多个测试点位的测试电位，还包括：
根据所述多个测试点位的测试电位，确定所述第一中介层和所述第二中介层的键合质量。
可选的，在所述转接板设置有测试点位的一面，所述测试点位设置有梳形短路测量结构，所述梳形短路测量结构对应于所述测试点位的多个子连接线，且相邻测试点位的梳形短路测量结构断路连接；
所述测量所述多个测试点位的测试电位，还包括：
测量所述多个测试点位的测试电位，在所述多个测试点位的测试电位显示为短路连接时，指示所述多个测试点位在所述转接板设置有测试点位的一面短接。
可选的，在所述转接板设置有测试点位的一面，相邻测试点位之间设置有堆叠通孔的蛇形开路测量结构，所述堆叠通孔的蛇形开路测量结构对应于该相邻测试点位的多个子连接线；
所述测量所述多个测试点位的测试电位，包括：
测量相邻测试点位的测试电位，在该相邻测试点位的测试电位显示为开路连接时，指示该相邻测试点位在所述转接板设置有测试点位的一面断接。
可选的，还包括：
减薄所述转接板，漏出多个与所述测试点位电连接的通孔电极；其中，所述芯片设置有贯穿所述芯片的多个互连结构，将所述芯片与所述转接板键合，以使所述互连结构底部与所述通孔电极相连接，所述互连结构顶部设置有互连焊球；
所述测量所述多个测试点位的测试电位，包括：
在所述测试点位和与所述测试点位电连接的所述互连焊球施加电压，测量与所述测试点位电连接的互连焊球的测试电位，其中，在与所述测试点位电连接的互连焊球的测试电位显示为预设电位时，指示所述互连焊球与所述互连结构电连接。
可选的，所述芯片包括电路测试焊球，所述电路测试焊球为芯片电路结构两端的焊球，在所述电路测试焊球间设置有芯片电路测试结构，以用于电连接所述电路测试焊球；
所述测量所述多个测试点位的测试电位，还包括：
测量与所述电路测试焊球电连接的多个测试点位的测试电位，在所述测试电位显示为开路连接时，指示所述芯片电路结构损伤。
可选的，还包括：
将所述转接板倒装在基板上；
在所述转接板背离所述芯片一侧的通孔电极上形成转接焊球；
在形成转接焊球的通孔电极的焊球上形成转接焊球测试结构，所述转接焊球测试结构短接；
所述测量所述多个测试点位的测试电位，还包括：
在所述转接焊球上施加测试电压，测量所述转接焊球的测试电位，在所述转接焊球之间的测试电位显示所述转接焊球为短接时，指示所述转接焊球与所述通孔电极电连接。
可选的，所述基板包括转接结构和位于转接结构底部的底部焊球，所述转接板基于所述转接焊球，与所述基板的转接结构连接至所述底部焊球；
所述测量所述多个测试点位的测试电位，还包括：
在所述底部焊球上施加测试电压至短接的通孔电极，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述转接板电连接。
可选的，所述测量所述多个测试点位的测试电位，还包括：
在所述底部焊球上施加测试电压至短接的互连焊球，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片电连接。
可选的，所述测量所述多个测试点位的测试电位，还包括：
在所述底部焊球上施加测试电压至由互连焊球和通孔电极混接的短接电路，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片和所述转接板电连接。
本申请实施例所提供的芯片测试结构，包括转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，且不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接，从而，在所述多个测试点位的测试电位显示为开路连接时，指示所述转接板碎裂或存在裂纹。
可以看出，本申请实施例基于转接板上串联连接的多个测试位点，通过测试多个测试点位的电位，能够准确、高效的确定转接板是否出现碎裂或产生裂纹，从而实现在封装工序的全流程中对转接板进行检测。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1是晶圆上的测试结构示意图；
图2是本申请实施例提供的芯片测试结构的俯视示意图；
图3是本申请实施例提供的芯片测试结构的剖面示意图；
图4是本申请实施例提供的转接板的可选结构示意图；
图5是本申请实施例提供的测试点位对应的开短路测试结构的可选示意图；
图6是本申请实施例提供的芯片测试结构的可选示意图；
图7是本申请实施例提供的芯片测试结构的又一可选示意图；
图8是本申请实施例提供的芯片测试结构的再一可选示意图；
图9是本申请实施例提供的芯片测试结构的另一可选示意图；
图10是本申请实施例提供的芯片测试方法的可选流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为了测试集成电路的设计是否成功需要对晶圆产品进行流片，并且在晶圆产品流片结束之后和品质检验之前，测量特定测试结构的电性参数，以检测每片晶圆产品的工艺情况，评估半导体制造过程的质量和稳定性，判断晶圆产品是否符合工艺技术平台的电性规格要求，此种对产品进行测试的方式被称为晶圆接受测试(Wafer Acceptance Test，WAT)。WAT测试结构一般设置在晶圆划片道上，如图1所示的晶圆上的测试结构示意图，硅晶片是整块晶圆产品，硅晶片上的每一个小格子代表一颗芯片，对硅晶片的虚线圈出位置进行放大，可以看到芯片间的划片槽，进而将硅晶片放置在显微镜下，可以看到划片槽中的WAT测试结构，其中，G、D、S、B是顶层金属窗口，通常称为封装金属窗口(Bonding PAD)，封装金属窗口在划片道中对应设计有物理布局。并且，在测试结构的PAD与PAD之间，不同的测试结构能够组成一组测试模组，每组测试模组定义的名称不同，从而每一片晶圆会包含很多不同的WAT测试模组。
随着半导体技术的发展，封装工艺在实现方式上出现了倒装(FlipChip)、凸块(Bumping)、晶圆级封装(Waferlevelpackage)、2.5D封装(CoWoS，RDL等)、3D封装(TSV)等多种封装技术。
其中，基于图1所示的硅晶片，以2.5D封装中的CoWoS(chip-on-wafer-on-substrate)封装技术为例，对芯片的封装流程进行说明。在进行芯片封装时，基于转接板(interposer)具有较高的细间距布线能力，可以先将芯片通过转接板与晶圆堆叠在一起，其中，芯片与转接板的连接部分叫微凸点(ubump)，ubump是由一对金属引线中间焊入焊料组成，之后填入填充胶保护芯片与连接的结构，形成CoW(chip-on-wafer)晶圆；进而将CoW晶圆连接在载板上，并进行化学机械抛光，将转接板减薄露出硅通孔(TSV)，接着根据露出的硅通孔进行布线与焊接焊球；进而将CoW晶圆从载板上转移到胶带上，并对晶圆进行切割得到芯片，将芯片从胶带上取下来并倒置安装在基板上形成CoWoS结构；最后加上保护结构并使用热界面金属填充保护盖与芯片中间的空隙，由此芯片封装完成。
需要说明的是，通过掩膜版进行光照等步骤，将设计的集成电路投影到转接板上，但是由于掩膜版的尺寸固定，例如尺寸为26mm*33mm，而转接板的面积较大，因此需要对转接板进行光照拼接，以将集成电路光刻到面积更大的转接板上，但是，转接板上的拼接区域的质量难以测试，从而导致封装的芯片存在质量问题。并且，在封装工艺的流程中，存在转接板与基板等的键合连接，使得转接板对应的整体应力风险较高，也会造成转接板发生碎裂或出现裂纹，使得封装后的芯片质量不佳。因此，需要在封装工艺的全流程中对转接板进行检测，确定转接板是否发生碎裂或产生裂纹，以快速定位问题点。
基于此，本申请实施例提供新的芯片测试结构，包括转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，且不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接，从而，在所述多个测试点位的测试电位显示为开路连接时，指示所述转接板碎裂或存在裂纹。
可以看出，本申请实施例基于转接板上串联连接的多个测试位点，通过测试多个测试点位的电位，能够准确、高效的确定转接板是否出现碎裂或产生裂纹，从而实现在封装工序的全流程中对转接板进行检测。
另外需要说明的是，对转接板的检测可以是通过对芯片封装过程中的电气特性参数进行监控，以及监控各部件的连接性实现的。但是，由于在封装工艺中需要对晶圆进行切割，而设置在晶圆划片道上的测试结构会被切掉，从而难以基于晶圆划片道上设置的测试结构，实现在封装工艺的全流程中对转接板进行检测，进而无法定位问题点，并且，由于转接板的正面一般不会做凸点(bump)，因此对转接板的正面测试也不会实现。
而在本申请的可选实现中，可以基于位于转接板上的多个测试点位实现对问题的定位；同时，基于多个测试点位对应的电性连接线设置于转接板布线层实现对转接板凸点的测试，基于多个测试点位对应的测试结构实现对转接板的正面测试。
图2示例性的示出了本申请实施例提供的芯片测试结构的俯视示意图。如图2所示，芯片测试结构包括：转接板10和位于转接板上的多个芯片20，以及位于转接板上的多个测试点位30。
其中，转接板10作为封装的载体，是芯片封装工艺中的核心结构，为芯片提供电连接、保护、支撑和散热，所述转接板可以例如硅转接板(Si interposer)，在一种可选实现中，转接板上可以设置通孔(through silicon via，TSV)，以实现芯片与晶圆等的互连。
多个芯片20可以是根据设计需求对应设置，图2中仅以高带宽存储器(HighBandwidth Memory，HBM)和片上系统(System on Chip，SOC)为例进行示出，其还可以是GPU等芯片。
多个测试点位30可以理解为是WAT测试结构的金属窗口(WAT-Pad)，均匀环绕转接板边缘一圈，其中，本申请实施例中的多个测试点位串联连接，且多个测试点位的电性连接线设置于转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，且不同子连接线位于转接板布线层的不同高度，多个子连接线基于转接板布线层的高度依次连接。
与将测试结构设置于晶圆的划片道上不同的是，本申请实施例的多个测试点位位于转接板上，且多个测试点位的电性连线设置于转接板布线层，从而在晶圆的切割过程中可以避免被切掉，进而在芯片的封装工序全流程中，可以利用多个测试点位对转接板进行测试监控，并且由于多个测试点位均匀分布于转接板边缘一圈，能够基于设置的多个测试点位可以对芯片封装过程中的电气特性参数进行监控，以及监控各部件的连接性，从而在多个测试点位的测试电位显示为开路连接时，能够指示转接板发生碎裂或产生裂纹，实现准确、高效的定位工艺开发的问题点。
可以看出，本申请实施例基于转接板上串联连接的多个测试位点，通过测试多个测试点位的电位，能够准确、高效的确定转接板是否出现碎裂或产生裂纹，从而实现在封装工序的全流程中对转接板进行检测。
在一些实施例中，图3示例性的示出了本申请实施例提供的芯片测试结构的剖面示意图，如图3所示，1、2、3、4为不同的多个测试点位，其中，结合图2，测试点位1、2、3的分布位置可以是对应于转接板的长边一侧，测试点位4的分布位置可以是对应于转接板的短边一侧，图3中粗细不同的连线为测试点位的子连接线。
转接板的转接板布线层可以是多层分布，图3中粗细相同的子连接线即为在转接板布线层的同一层，其中，黑色框点即为位于不同层的子连接线的连接点。可以看出，本申请实施例中的多个测试点位的子连接线依据转接板布线层的布线分布顺序，在转接板的剖面上，呈蛇形连接，从而多个测试点位的测试电位能够表征出转接板碎裂或产生裂纹的状态。
在封装工艺的流程中，例如完成CoW流程前，需要对转接板进行质量测试，以检测具有拼接区域的转接板是否碎裂或产生裂纹。本申请实施例中基于转接板上设置的多个串联连接的测试点位，可以通过对多个测试位点进行开短路测试，以测试具有拼接区域的转接板是否碎裂或产生裂纹。
在一些实施例中，对转接板进行质量测试时，所述多个测试点位可以至少包括第一测试点位、第二测试点位和第三测试点位，所述第一测试点位与所述第二测试点位在所述转接板上的位置间隔为第一值，所述第一测试点位与所述第三测试点位在所述转接板上的位置间隔为第二值，所述第二测试点位与所述第三测试点位在所述转接板上的位置间隔为第三值，其中，所述第二值和所述第三值可以为基于所述第一值确定得到，且所述第二值与所述第三值相等。
若所述第一测试点位与所述第二测试点位开路连接，则所述第三测试点位确定为所述第一测试点位或所述第二测试点位。
需要说明的是，对转接板的质量测试可以在芯片封装工艺的各个步骤流程中进行，从而确保进入各流程的转接板为质量合格的转接板，因此，对于转接板的质量测试时机本申请实施例并不进行限制。
在另一些实施例中，在围绕所述转接板的多个测试点位的分布方向上，所述第一测试位点和所述第二测试位点可以分别位于起点和终点，则所述第一值为在所述转接板上的位置间隔的最大值。
为便于理解基于测试点位对转接板的质量测试，以图3所示测试点位进行举例描述。
当对测试点位1和测试点位4进行测试时，若测试电位显示开路，则说明在转接板上对应测试点位1至测试点位4的位置，可能存在转接板的碎裂或裂纹，从而，可以通过基于测试点位1和测试点位4的位置间隔，取一半路径，再次确定新的测试点位，并进行再次质量测试，如确定为测试点位2、测试点位3。从而，可以分别测试测试点位1与测试点位2的测试电位，以及测试点位3与测试点位4的测试电位，若测试电位显示短接，则在转接板上对应测试点位1与测试点位2之间，以及测试点位3与测试点位4之间，不存在转接板的碎裂或裂纹；从而进一步测量测试点位2和测试点位3之间的测试电位，若显示开路连接，则可以准确确定转接板上对应测试点位2和测试点位3存在转接板的碎裂或裂纹。
可以理解的是，由于转接板的面积较大，在对转接板上的多个测试点位进行设计时，可以将不同的测试点位均匀分布于转接板的边缘位置，以对转接板进行质量测试，可选的，多个测试点位也可以设计在转接板的内部，本申请实施例对此并不进行限制，可以根据设计需求对应放置测试点位的分布位置。
在一些实施例中，图4示例性的示出了本申请实施例转接板的可选结构示意图。如图4所示，转接板10可以是采用堆叠结构构成的，包括：第一中介层11和堆叠于所述第一中介层下方的第二中介层12，其中，第一中介层和第二中介层可以是由微凸块13进行键合实现的堆叠，并且，为实现堆叠形态的转接板的电学功能，第一中介层的电性连接线可以通过微凸块13与第二中介层的电性连接线相连通。
针对堆叠形态的转接板，由微凸块实现不同中介层的键合，而微凸块的键合存在由应力导致键合不佳的问题，或者键合质量不合格，从而使得转接板的电学性能不佳，因此，本申请实施例中可以依据转接板上的多个测试点位的测试电位，确定第一中介层和第二中介层的键合质量，在一个可选示例中，若多个测试点位的测试电位显示为开路连接，则可以指示第一中介层与第二中介层之间对应的键合质量不合格。例如，对测试点位1和测试点位3进行测试，若测试电位显示开路，则堆叠形态的转接板中测试点位1和测试点位3所对应的部分键合质量差，进而基于上述重新确定测试点位的方式，进行重复测试，能够准确确定构成堆叠形态的转接板中键合质量未达到标准的键合点。
在一些实施例中，转接板的正面会设置常规开短路测试结构，所述常规开短路测试结构可以根据设计需求设置于测试点位的下方或周围，图5示例性的示出了测试点位对应的开短路测试结构的可选示意图。如图5所示，开短路测试结构可以是基于测试点位的多个子连接线构成的，作为一种可选实现，对应测试点位的多个子连接线可以构成梳形短路测量结构(图中标号为51所示结构)，并且，相邻测试点位之间的梳形短路测量结构是断路连接，从而，对测试点位的开短路测试结构进行测试时，若在所述多个测试点位的测试电位显示为短路连接时，指示所述多个测试点位在所述转接板的正面短接。
作为另一种可选实现，相邻测试点位之间可以对应设置有堆叠通孔的蛇形开路测量结构(图中标号为52所示结构)，从而，对测试点位的开短路测试结构进行测试时，若在所述多个测试点位的测试电位显示为开路连接时，指示所述多个测试点位在所述转接板的正面断接。
在一些实施例中，所述转接板可以设置有多个与测试点位电连接的通孔电极，芯片可以设置有贯穿所述芯片的多个互连结构，如图6所示的芯片测试结构可选示意图，其中，TSV表示为转接板上的通孔电极，虚线圈出位置为芯片的互连结构。参照图6所示，芯片键合至转接板上，其中，互连结构底部与通孔电极连接，所述互连结构顶部可以设置互连焊球(如图6中圆形所示)。在测试点位和与测试点位电连接的互连焊球施加电压时，与测试点位电连接的互连焊球的测试电位可以显示为预设电位时，能够指示互连焊球与互连结构电连接。其中，所述预设电位可以是预先设置的电位范围，例如1V～2V的电压范围。
可以理解的是，在封装芯片的工艺过程中，转接板与芯片等进行键合，整体的应力风险较高，例如CoWOS的封装过程中在得到CoW晶圆后，需要对CoW晶圆进行正面互联测试，以确定芯片的键合互联质量。因此，可以基于图6中所示结构，利用例如开尔文四端测试方法，实现对微凸点的键合互联质量进行测试，以确定互连焊球与芯片互连结构的电连接性能，所述电连接性能例如虚接、短接等。
在一些实施例中，继续参考图6，可以以芯片电路结构两端的焊球为电路测试焊球，在电路测试焊球间设置芯片电路测试结构(图6中标号为60所示结构)，其中，芯片电路测试结构用于电连接电路测试焊球，在与电路测试焊球电连接的测试点位的测试电位显示为开路连接时，指示芯片电路结构损伤。
需要说明的是，基于与电路测试焊球电连接的测试点位实现对芯片电路结构的测试可以是在芯片封装过程中进行的，并且在对芯片电路结构进行测试后，可以利用转接板的测试点位，对芯片封装过程中是否造成转接板的碎裂或产生裂纹进行再次测试，以确定芯片封装过程中的应力对转接板是否造成影响。
在一些实施例中，图7示例性的示出了芯片测试结构的又一可选示意图，如图7所示，转接板背离芯片一侧的通孔电极上设置有转接焊球(图中标号为70)，在设置转接焊球的通孔电极的焊球上设置转接焊球测试结构(如图中闪电标识所示结构)，其中，转接焊球用于短接转接焊球测试结构，当在转接焊球上施加测试电压时，转接焊球之间的测试电位显示转接焊球为短接时，能够指示转接焊球与通孔电极电连接。
可选的，图8示例性的示出了芯片测试结构的再一可选示意图。如图8所示，可以利用测试转接焊球与通孔电极电连接的测试原理，在芯片具有芯片电路结构时，通过转接焊球测试实现键合的微凸块及通孔电极的键合质量，以确定芯片封装过程中的应力对芯片的键合是否造成影响。
在一些实施例中，需要将芯片安装在基板上以得到封装后的完整芯片，则芯片测试结构还可以包括基板，其中，图9示例性的示出了芯片测试结构的另一可选示意图。如图9所示，基板90中设置有转接结构(图中虚线圈出位置)和位于转接结构底部的底部焊球(图中标号为91)，转接板可以基于转接焊球与基板的转接结构连接至底部焊球。
作为一种可选实现，可以在底部焊球上施加测试电压至短接的通孔电极，在底部焊球间的测试电位显示底部焊球为短路时，能够指示底部焊球与转接板电连接。可以理解的是，当底部焊球间的测试点位显示底部焊球为短路时，则施加的测试电压能够基于通路进行传输，也就是说，与基板键合的转接板不存在碎裂或产生裂纹的可能，即转接板在芯片封装过程中未受到整体应力的损伤。
作为另一种可选实现，可以在底部焊球上施加测试电压至短接的互连焊球，在底部焊球间的测试电位显示底部焊球为短路时，能够指示底部焊球与芯片电连接。可以理解的是，当底部焊球间的测试点位显示底部焊球为短路时，则施加的测试电压能够基于通路进行传输，也就是说，与转接板键合的芯片在封装过程中未受到损伤。
作为又一种可选实现，可以在底部焊球上施加测试电压至由互连焊球和通孔电极混接的短接电路，在底部焊球间的测试电位显示底部焊球为短路时，指示底部焊球与芯片和转接板电连接。可以理解的是，当底部焊球间的测试点位显示底部焊球为短路时，则施加的测试电压能够基于通路进行传输，也就是说，封装后的芯片的电性连接功能未受到损伤，封装后的芯片质量符合标准。
可以看出，本申请实施例基于转接板上串联连接的多个测试位点，通过测试多个测试点位的电位，能够准确、高效的确定转接板是否出现碎裂或产生裂纹，从而实现在封装工序的全流程中对转接板进行检测。
本申请实施例还提供一种芯片测试方法，图10示例性的示出了芯片测试方法的可选流程示意图。如图10所示，可以包括以下步骤。其中，下文描述的内容可与上文描述内容相互对应参照。
步骤S101，提供芯片测试结构。
结合图2所示，所述芯片测试结构可以是包括转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接。
步骤S102，测量多个测试点位的测试电位。
其中，在所述多个测试点位的测试电位显示为开路连接时，能够指示所述转接板碎裂或存在裂纹。
可以看出，本申请实施例基于提供的芯片测试结构，能够通过测量多个测试点位的测试电位，准确、高效的确定转接板是否出现碎裂或产生裂纹，在封装工序的全流程中实现对转接板的检测。
可选的，所述测量所述多个测试点位的测试电位的步骤，可以包括：
在围绕所述转接板的多个测试点位的分布方向上，确定第一测试点位和第二测试点位；
测量所述第一测试点位和所述第二测试点位的测试电位；
其中，初始测试时，所述第一测试点位与所述第二测试点位在所述转接板上的位置间隔为第一值。
可选的，若所述第一测试点位和所述第二测试点位的测试电位显示开路连接时，将第三测试点位确定为所述第一测试点位或所述第二测试点位，所述第三测试点位基于所述第一值确定得到。
可选的，所述转接板布线层包括第一中介层和第二中介层，且所述第二中介层键合于所述第一中介层下方，所述第一中介层的电性连接线与所述第二中介层的电性连接线相连通；
所述测量所述多个测试点位的测试电位的步骤，还包括：
根据所述多个测试点位的测试电位，确定所述第一中介层和所述第二中介层的键合质量。
可选的，在所述转接板设置有测试点位的一面，所述测试点位设置有梳形短路测量结构，所述梳形短路测量结构对应于所述测试点位的多个子连接线，且相邻测试点位的梳形短路测量结构断路连接；
所述测量所述多个测试点位的测试电位的步骤，还包括：
测量所述多个测试点位的测试电位，在所述多个测试点位的测试电位显示为短路连接时，指示所述多个测试点位在所述转接板设置有测试点位的一面短接。
可选的，在所述转接板设置有测试点位的一面，相邻测试点位之间设置有堆叠通孔的蛇形开路测量结构，所述堆叠通孔的蛇形开路测量结构对应于该相邻测试点位的多个子连接线；
所述测量所述多个测试点位的测试电位的步骤，包括：
测量相邻测试点位的测试电位，在该相邻测试点位的测试电位显示为开路连接时，指示该相邻测试点位在所述转接板设置有测试点位的一面断接。
可选的，还包括：
减薄所述转接板，漏出多个与所述测试点位电连接的通孔电极；其中，所述芯片设置有贯穿所述芯片的多个互连结构，将所述芯片与所述转接板键合，以使所述互连结构底部与所述通孔电极相连接，所述互连结构顶部设置有互连焊球；
所述测量所述多个测试点位的测试电位的步骤，包括：
在所述测试点位和与所述测试点位电连接的所述互连焊球施加电压，测量与所述测试点位电连接的互连焊球的测试电位，其中，在与所述测试点位电连接的互连焊球的测试电位显示为预设电位时，指示所述互连焊球与所述互连结构电连接。
可选的，所述芯片包括电路测试焊球，所述电路测试焊球为芯片电路结构两端的焊球，在所述电路测试焊球间设置有芯片电路测试结构，以用于电连接所述电路测试焊球；
所述测量所述多个测试点位的测试电位的步骤，还包括：
测量与所述电路测试焊球电连接的多个测试点位的测试电位，在所述测试电位显示为开路连接时，指示所述芯片电路结构损伤。
可选的，还包括：
将所述转接板倒装在基板上；
在所述转接板背离所述芯片一侧的通孔电极上形成转接焊球；
在形成转接焊球的通孔电极的焊球上形成转接焊球测试结构，所述转接焊球测试结构短接；
所述测量所述多个测试点位的测试电位的步骤，还包括：
在所述转接焊球上施加测试电压，测量所述转接焊球的测试电位，在所述转接焊球之间的测试电位显示所述转接焊球为短接时，指示所述转接焊球与所述通孔电极电连接。
可选的，所述基板包括转接结构和位于转接结构底部的底部焊球，所述转接板基于所述转接焊球，与所述基板的转接结构连接至所述底部焊球；
所述测量所述多个测试点位的测试电位的步骤，还包括：
在所述底部焊球上施加测试电压至短接的通孔电极，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述转接板电连接。
可选的，所述测量所述多个测试点位的测试电位的步骤，还包括：
在所述底部焊球上施加测试电压至短接的互连焊球，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片电连接。
可选的，所述测量所述多个测试点位的测试电位的步骤，还包括：
在所述底部焊球上施加测试电压至由互连焊球和通孔电极混接的短接电路，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片和所述转接板电连接。
本申请实施例基于提供的芯片测试结构，能够通过测量多个测试点位的测试电位，准确、高效的确定转接板是否出现碎裂或产生裂纹，在封装工序的全流程中实现对转接板的检测。
上文描述了本申请实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本申请实施例披露、公开的实施例方案。
虽然本申请实施例披露如上，但本申请并非限定于此。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各种更动与修改，因此本申请的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种芯片测试结构，其特征在于，包括：转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；
所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，且不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接；其中，在所述多个测试点位的测试电位显示为开路连接时，指示所述转接板碎裂或存在裂纹。
2.根据权利要求1所述的芯片测试结构，其特征在于，所述多个测试点位的子连接线依据所述转接板布线层的布线分布顺序，在所述转接板的剖面上，呈蛇形连接。
3.根据权利要求2所述的芯片测试结构，其特征在于，所述多个测试点位至少包括第一测试点位、第二测试点位和第三测试点位；
所述第一测试点位与所述第二测试点位在所述转接板上的位置间隔为第一值，所述第一测试点位与所述第三测试点位在所述转接板上的位置间隔为第二值，所述第二测试点位与所述第三测试点位在所述转接板上位置间隔为第三值；其中，所述第二值和所述第三值为基于所述第一值确定得到，且所述第二值与所述第三值相等；
若所述第一测试点位与所述第二测试点位开路连接，则所述第三测试点位确定为所述第一测试点位或所述第二测试点位。
4.根据权利要求3所述的芯片测试结构，其特征在于，在围绕所述转接板的多个测试点位的分布方向上，所述第一测试位点和所述第二测试位点分别位于起点和终点，所述第一值为在所述转接板上的位置间隔的最大值。
5.根据权利要求1所述的芯片测试结构，其特征在于，所述转接板布线层包括第一中介层和键合于所述第一中介层下方的第二中介层，所述第一中介层的电性连接线与所述第二中介层的电性连接线相连通；
依据所述多个测试点位的测试电位，确定所述第一中介层和所述第二中介层的键合质量。
6.根据权利要求1所述的芯片测试结构，其特征在于，对应测试点位的多个子连接线构成梳形短路测量结构，且相邻测试点位之间的梳形短路测量结构断路连接；其中，在所述多个测试点位的测试电位显示为短路连接时，指示所述多个测试点位在所述转接板的正面短接；
或者，相邻测试点位之间对应设置有堆叠通孔的蛇形开路测量结构；其中，在所述多个测试点位的测试电位显示为开路连接时，指示所述多个测试点位在所述转接板的正面断接。
7.根据权利要求1所述的芯片测试结构，其特征在于，所述转接板设置有多个与所述测试点位电连接的通孔电极，所述芯片设置有贯穿所述芯片的多个互连结构；
所述芯片键合至所述转接板上，其中，所述互连结构底部与所述通孔电极连接，所述互连结构顶部设置互连焊球；
在所述测试点位和与所述测试点位电连接的所述互连焊球施加电压时，与所述测试点位电连接的互连焊球的测试电位显示为预设电位时，指示所述互连焊球与所述互连结构电连接。
8.根据权利要求7所述的芯片测试结构，其特征在于，以芯片电路结构两端的焊球为电路测试焊球，在所述电路测试焊球间设置芯片电路测试结构，所述芯片电路测试结构用于电连接所述电路测试焊球，在与所述电路测试焊球电连接的所述测试点位的测试电位显示为开路连接时，指示所述芯片电路结构损伤。
9.根据权利要求7所述的芯片测试结构，其特征在于，所述转接板背离所述芯片一侧的通孔电极上设置有转接焊球，在设置转接焊球的通孔电极的焊球上设置转接焊球测试结构，所述转接焊球用于短接所述转接焊球测试结构，在所述转接焊球上施加测试电压时，所述转接焊球之间的测试电位显示所述转接焊球为短接时，指示所述转接焊球与所述通孔电极电连接。
10.根据权利要求9所述的芯片测试结构，其特征在于，还包括基板，所述基板中设置有转接结构和位于转接结构底部的底部焊球，所述转接板基于所述转接焊球与所述基板的转接结构连接至所述底部焊球；
在所述底部焊球上施加测试电压至短接的通孔电极，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述转接板电连接。
11.根据权利要求10所述的芯片测试结构，其特征在于，在所述底部焊球上施加测试电压至短接的互连焊球，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片电连接。
12.根据权利要求10所述的芯片测试结构，其特征在于，在所述底部焊球上施加测试电压至由互连焊球和通孔电极混接的短接电路，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片和所述转接板电连接。
13.一种芯片测试方法，其特征在于，包括：
提供芯片测试结构，所述芯片测试结构包括转接板和位于所述转接板上的多个芯片，以及位于所述转接板上的多个测试点位；所述多个测试点位串联连接，且所述多个测试点位的电性连接线设置于所述转接板的转接板布线层，且相邻测试电位的电性连接线包括多个子连接线，不同子连接线位于所述转接板布线层的不同高度，所述多个子连接线基于所述转接板布线层的高度依次连接；
测量所述多个测试点位的测试电位，其中，在所述多个测试点位的测试电位显示为开路连接时，指示所述转接板碎裂或存在裂纹。
14.根据权利要求13所述的芯片测试方法，其特征在于，所述测量所述多个测试点位的测试电位，包括：
在围绕所述转接板的多个测试点位的分布方向上，确定第一测试点位和第二测试点位；
测量所述第一测试点位和所述第二测试点位的测试电位；
其中，初始测试时，所述第一测试点位与所述第二测试点位在所述转接板上的位置间隔为第一值。
15.根据权利要求14所述的芯片测试方法，其特征在于，若所述第一测试点位和所述第二测试点位的测试电位显示开路连接时，将第三测试点位确定为所述第一测试点位或所述第二测试点位，所述第三测试点位基于所述第一值确定得到。
16.根据权利要求13所述的芯片测试方法，其特征在于，所述转接板布线层包括第一中介层和第二中介层，且所述第二中介层键合于所述第一中介层下方，所述第一中介层的电性连接线与所述第二中介层的电性连接线相连通；
所述测量所述多个测试点位的测试电位，还包括：
根据所述多个测试点位的测试电位，确定所述第一中介层和所述第二中介层的键合质量。
17.根据权利要求13所述的芯片测试方法，其特征在于，在所述转接板设置有测试点位的一面，所述测试点位设置有梳形短路测量结构，所述梳形短路测量结构对应于所述测试点位的多个子连接线，且相邻测试点位的梳形短路测量结构断路连接；
所述测量所述多个测试点位的测试电位，还包括：
测量所述多个测试点位的测试电位，在所述多个测试点位的测试电位显示为短路连接时，指示所述多个测试点位在所述转接板设置有测试点位的一面短接。
18.根据权利要求13所述的芯片测试方法，其特征在于，在所述转接板设置有测试点位的一面，相邻测试点位之间设置有堆叠通孔的蛇形开路测量结构，所述堆叠通孔的蛇形开路测量结构对应于该相邻测试点位的多个子连接线；
所述测量所述多个测试点位的测试电位，包括：
测量相邻测试点位的测试电位，在该相邻测试点位的测试电位显示为开路连接时，指示该相邻测试点位在所述转接板设置有测试点位的一面断接。
19.根据权利要求13所述的芯片测试方法，其特征在于，还包括：
减薄所述转接板，漏出多个与所述测试点位电连接的通孔电极；其中，所述芯片设置有贯穿所述芯片的多个互连结构，将所述芯片与所述转接板键合，以使所述互连结构底部与所述通孔电极相连接，所述互连结构顶部设置有互连焊球；
所述测量所述多个测试点位的测试电位，包括：
在所述测试点位和与所述测试点位电连接的所述互连焊球施加电压，测量与所述测试点位电连接的互连焊球的测试电位，其中，在与所述测试点位电连接的互连焊球的测试电位显示为预设电位时，指示所述互连焊球与所述互连结构电连接。
20.根据权利要求19所述的芯片测试方法，其特征在于，所述芯片包括电路测试焊球，所述电路测试焊球为芯片电路结构两端的焊球，在所述电路测试焊球间设置有芯片电路测试结构，以用于电连接所述电路测试焊球；
所述测量所述多个测试点位的测试电位，还包括：
测量与所述电路测试焊球电连接的多个测试点位的测试电位，在所述测试电位显示为开路连接时，指示所述芯片电路结构损伤。
21.根据权利要求19所述的芯片测试方法，其特征在于，还包括：
将所述转接板倒装在基板上；
在所述转接板背离所述芯片一侧的通孔电极上形成转接焊球；
在形成转接焊球的通孔电极的焊球上形成转接焊球测试结构，所述转接焊球测试结构短接；
所述测量所述多个测试点位的测试电位，还包括：
在所述转接焊球上施加测试电压，测量所述转接焊球的测试电位，在所述转接焊球之间的测试电位显示所述转接焊球为短接时，指示所述转接焊球与所述通孔电极电连接。
22.根据权利要求21所述的芯片测试方法，其特征在于，所述基板包括转接结构和位于转接结构底部的底部焊球，所述转接板基于所述转接焊球，与所述基板的转接结构连接至所述底部焊球；
所述测量所述多个测试点位的测试电位，还包括：
在所述底部焊球上施加测试电压至短接的通孔电极，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述转接板电连接。
23.根据权利要求22所述的芯片测试方法，其特征在于，所述测量所述多个测试点位的测试电位，还包括：
在所述底部焊球上施加测试电压至短接的互连焊球，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片电连接。
24.根据权利要求23所述的芯片测试方法，其特征在于，所述测量所述多个测试点位的测试电位，还包括：
在所述底部焊球上施加测试电压至由互连焊球和通孔电极混接的短接电路，测量所述底部焊球间的测试电位，在所述底部焊球间的测试电位显示所述底部焊球为短路时，指示所述底部焊球与所述芯片和所述转接板电连接。
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