CN115692351A - 晶片结构及其制造方法 - Google Patents

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吕俊麟
张守仁
朱影璁
蔡明勋
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Abstract

本发明公开一种晶片结构及其制造方法。晶片结构包括基底结构、第一介电层、多个测试垫、第二介电层以及多个接合垫。第一介电层设置于基底结构上。多个测试垫设置于第一介电层中且暴露于第一介电层外。各个测试垫具有凹陷。第二介电层设置于第一介电层上。第二介电层具有远离多个测试垫的顶表面。多个接合垫设置于第二介电层中且暴露于第二介电层外。各个接合垫电连接至对应的测试垫。多个接合垫具有远离多个测试垫的接合面。接合面与顶表面齐平。在基底结构的法线方向上，各个接合垫不重叠于对应的测试垫的凹陷。

Description

晶片结构及其制造方法
技术领域
本发明涉及一种晶片结构，且特别涉及一种在晶片接合时可具有较佳接合品质或在晶片接合处有较低阻值的晶片结构及其制造方法。
背景技术
在将多个晶片进行混合接合(hybrid bonding)之前，会先以探针(probe)对各晶片的接合垫进行裸晶侦测(chip probing test，CP test)或晶片允收测试(waferacceptance test，WAT test)等电性测试，由此检测晶片中的各个裸片的电性品质。然而，在执行裸晶侦测或晶片允收测试时，探针可能会使接合垫产生凹陷。因此，在后续利用接合垫将多个晶片混合接合之后，两个对应的接合垫之间会容易产生气泡(bubble)，因而造成接合品质降低且接合处的阻值提高，进而影响整体电性品质及电性可靠度。
发明内容
本发明提供一种晶片结构及其制造方法，其在晶片接合时可具有较佳的接合品质，或在晶片接合处有较低的阻值。
本发明的晶片结构，包括基底结构、第一介电层、多个测试垫、第二介电层以及多个接合垫。第一介电层设置于基底结构上。多个测试垫设置于第一介电层中且暴露于第一介电层外。各个测试垫具有凹陷。第二介电层设置于第一介电层上。第二介电层具有远离多个测试垫的顶表面。多个接合垫设置于第二介电层中且暴露于第二介电层外。各个接合垫电连接至对应的测试垫。多个接合垫具有远离多个测试垫的接合面。接合面与顶表面齐平。在基底结构的法线方向上，各个接合垫不重叠于对应的测试垫的凹陷。
在本发明的一实施例中，上述的多个测试垫电连接至基底结构。多个测试垫之间彼此不电连接。
在本发明的一实施例中，上述的第二介电层还设置于凹陷内。
在本发明的一实施例中，上述的晶片结构还包括第三介电层以及多个第一导电孔。第三介电层设置于第一介电层与第二介电层之间。多个第一导电孔贯穿第三介电层，且分别电连接各个接合垫与对应的测试垫。
在本发明的一实施例中，上述的第三介电层还设置于凹陷内。
在本发明的一实施例中，上述的晶片结构还包括重布线路层。重布线路层设置于第二介电层与第三介电层之间。重布线路层包括至少一线路层、至少一第四介电层以及多个第二导电孔。线路层设置于第三介电层上且包括多个第一接垫。第四介电层设置于线路层上。多个第二导电孔贯穿第四介电层，且分别电连接对应的接合垫与对应的第一接垫。各个第一接垫在法线方向上重叠于对应的测试垫。
在本发明的一实施例中，上述的线路层还包括多个第二接垫。多个第二接垫与多个第一接垫物理性分离。各个第二接垫在法线方向上重叠于对应的测试垫的凹陷。
在本发明的一实施例中，上述的线路层还包括多个第二接垫。多个第二接垫与多个第一接垫物理性分离。各个第二接垫在法线方向上不重叠于对应的测试垫的凹陷。
本发明的晶片结构，包括基底结构、第一介电层、多个测试垫以及填补结构。第一介电层设置于基底结构上。第一介电层具有远离基底结构的第一表面。多个测试垫设置于第一介电层中且暴露于第一介电层外。各个测试垫具有凹陷以及远离基底结构的测试表面。填补结构设置于各个测试垫的凹陷内且具有远离基底结构的上表面。上表面、测试表面以及第一表面齐平。
在本发明的一实施例中，上述的多个测试垫电连接至基底结构。多个测试垫之间彼此不电连接。
在本发明的一实施例中，上述的填补结构与各个接合垫之间具有界面。
在本发明的一实施例中，上述的填补结构包括种子层与导电层。种子层设置于凹陷内。金属层设置于种子层上，以填满凹陷。
在本发明的一实施例中，上述的填补结构包括第二介电层。
本发明的晶片结构的制造方法，包括以下步骤。提供基底结构。形成多个测试垫于基底结构上。各个测试垫具有凹陷。形成第一介电层于基底结构上，以使多个测试垫设置于第一介电层中且暴露于第一介电层外。形成多个接合垫于第一介电层上，以使各个接合垫电连接至对应的测试垫。形成第二介电层于第一介电层上，以使多个接合垫设置于第二介电层中且暴露于第二介电层外。第二介电层具有远离多个测试垫的顶表面。多个接合垫具有远离多个测试垫的接合面。接合面与顶表面齐平。在基底结构的法线方向上，各个接合垫不重叠于对应的测试垫的凹陷。
在本发明的一实施例中，上述的制造方法还包括以下步骤。形成第三介电层于第一介电层及第二介电层之间。形成多个第一导电孔以贯穿第三介电层，且多个第一导电孔分别电连接各个接合垫与对应的测试垫。
在本发明的一实施例中，上述的制造方法还包括以下步骤。形成重布线路层于第二介电层与第三介电层之间。其中，重布线路层包括至少一线路层、至少一第四介电层以及多个第二导电孔。线路层设置于第三介电层上且包括多个第一接垫。第四介电层设置于线路层上。多个第二导电孔贯穿第四介电层，且分别电连接对应的接合垫与对应的第一接垫。各个第一接垫在法线方向上重叠于对应的测试垫。
本发明的晶片结构的制造方法，包括以下步骤。提供基底结构。形成多个测试垫于基底结构上。各个测试垫具有凹陷。形成第一介电层于基底结构上，以使多个测试垫设置于第一介电层中且暴露于第一介电层外。形成填补结构于各个接合垫的凹陷内。多个测试垫具有远离基底结构的测试表面。第一介电层具有远离基底结构的第一表面。填补结构具有远离基底结构的上表面。测试表面、第一表面以及上表面齐平。
在本发明的一实施例中，上述形成填补结构于各个接合垫的凹陷内的方式包括以下步骤。形成第二介电层于第一介电层与多个测试垫上。移除第二介电层的一部分，以暴露出第一介电层与多个测试垫。
在本发明的一实施例中，上述形成填补结构于各个接合垫的凹陷内的方式包括以下步骤。形成种子层于凹陷内。形成导电层于种子层上，以填满凹陷。
基于上述，在本发明一实施例的晶片结构及其制作方法中，通过额外设置多个接合垫或填补结构的方式，来提供平整度较佳的多个接合垫或平整度较佳的多个测试垫。由此，可利用多个接合垫或含有填补结构的多个测试垫来与另一晶片结构进行混合接合(hybrid bonding)，以确保本实施例的晶片结构在进行晶片接合时可具有较佳的接合品质、在接合后的两个对应的接合垫之间不会产生气泡、且在晶片接合处有较低的阻值，进而可提升本实施例的晶片结构的电性品质及电性可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1B是本发明一实施例的晶片结构的制造方法的剖面示意图；
图1C是图1B的区域A的俯视示意图；
图2是本发明另一实施例的晶片结构的剖面示意图；
图3是本发明另一实施例的晶片结构的剖面示意图；
图4A至图4B是本发明另一实施例的晶片结构的制造方法的剖面示意图；
图5是本发明另一实施例的晶片结构的剖面示意图；
图6是本发明另一实施例的晶片结构的剖面示意图；
图7是本发明另一实施例的晶片结构的剖面示意图；
图8是本发明另一实施例的晶片结构的剖面示意图；
图9是本发明另一实施例的晶片结构的剖面示意图；
图10是本发明另一实施例的晶片结构的局部俯视示意图；
图11至图13是本发明多个实施例的晶片结构的局部俯视示意图。
符号说明
100、100a、100b、100c、100d、100e、100f、100g、100h、100i、100j、100k、100m、200:晶片结构
110、100b:基底结构
112:基底
113:导电穿孔
114:介电层
115:内连线元件
116:接垫
117:导通孔
120:测试垫
1201:第一部分
1202:第二部分
121:测试表面
122:凹陷
130:第一介电层
131:第一表面
140:第三介电层
141:第一导电孔
150:接合垫
151:接合面
160、160c:第二介电层
161:顶表面
170:填补结构
171:上表面
172:种子层
173:金属层
180:重布线路层
181:线路层
1811:第一接垫
1812:第二接垫
1813:第三接垫
182:第四介电层
183:第二导电孔
A:区域
BS:背侧表面
D:深度
FS:前侧表面
P:探针
T:厚度
X、Y、Z:方向
具体实施方式
图1A至图1B是本发明一实施例的晶片结构的制造方法的剖面示意图。图1C是图1B的区域A的俯视示意图。为了附图清楚及方便说明，图1C省略绘示晶片结构100中的若干元件，例如是省略绘示介电层114、第一介电层130、第二介电层160以及第三介电层140，但不以此为限。
首先，请参照图1A，提供基底结构110以及与基底结构110接合的晶片结构200。基底结构110具有多个裸片(未示出)以及彼此相对的前侧表面FS与背侧表面BS。基底结构110可包括基底112(例如：硅基底)、多个导电穿孔113(例如：硅穿孔)、介电层114、内连线元件115、接垫116、导通孔117、半导体元件(未示出)以及掺杂区(未示出)，但不以此为限。其中，基底结构110的前侧表面FS为介电层114远离基底112的一侧，且基底结构110的背侧表面BS为基底112远离介电层114的一侧。
具体来说，介电层114设置于基底112上。内连线元件115内埋于介电层114中且电连接至半导体元件及/或掺杂区。接垫116设置于介电层114远离基底112的一侧(即前侧表面FS)，以接合并电连接至晶片结构200。接垫116可通过导通孔117电连接至内连线元件115。导电穿孔113贯穿基底112，以电连接至介电层114中的内连线元件115(未示出)。在其他实施例中，基底结构110可还包括电极或上述组成的组合，所属技术领域中普通技术人员可依据产品需求来调整基底结构110的具体组成，本发明并不对此加以限制。
接着，形成多个测试垫120于基底结构110的基底112上。具体来说，在本实施例中，多个测试垫120设置于基底112远离介电层114的一侧(即背侧表面BS)，以使多个测试垫120与介电层114分别位于基底112的相对两侧。测试垫120具有远离基底结构110的测试表面121。多个测试垫120之间彼此不电连接。各个测试垫120可接触对应的导电穿孔113，以使各个测试垫120可通过对应的导电穿孔113电连接至基底结构110与对应的裸片。此外，测试垫120于基底结构110的法线方向(即方向Y)上的厚度T约大于0.5微米(μm)，以适于作为裸晶侦测(chip probing test，CP test)或晶片允收测试(wafer acceptance test，WAT test)等电性测试用，但不以此为限。
在本实施例中，方向X、方向Y以及方向Z为不同方向，举例来说，方向X例如是基底112的延伸方向，方向Y例如是基底结构110的法线方向，方向X垂直于方向Y，且方向X与方向Y则分别垂直于方向Z，但不以此为限。
接着，形成第一介电层130于基底结构110的基底112上，以使多个测试垫120可设置于第一介电层130中且暴露于第一介电层130外。具体来说，在本实施例中，第一介电层130设置于基底112远离介电层114的一侧，以使第一介电层130与介电层114分别位于基底112的相对两侧。第一介电层130具有远离基底结构110的第一表面131。第一介电层130的第一表面131可与测试垫120的测试表面121齐平，但不以此为限。此外，测试垫120的测试表面121可暴露于第一介电层130外，且不被第一介电层130覆盖。
在本实施例中，由于多个测试垫120之间彼此不电连接且多个测试垫120可分别对应于裸片设置，因此，在形成多个测试垫120之后，可利用探针P来对各个测试垫120进行裸晶侦测或晶片允收测试等电性测试，以检测各个测试垫120与所对应的裸片之间的电性品质或电连接的情形。然而，由于探针P是以接触测试垫120的测试表面121的方式来进行裸晶侦测或晶片允收测试，因而会在探针P接触的各个测试垫120的测试表面121产生凹陷(probe mark)122，并破坏测试表面121的平整度(flatness)。在本实施例中，凹陷122例如是由测试垫120的测试表面121朝向基底结构110的方向内凹，且凹陷122不贯穿测试垫120，但不以此为限。此外，在本实施例中，凹陷122的轮廓可例如是弧形，但不以此为限，在其他的实施例中，凹陷122的轮廓也可以为锥状。凹陷122于基底结构110的法线方向(即方向Y)上的深度D约为200纳米(nm)至300纳米，但不以此为限。
然后，请参照图1B，在进行电性测试之后，形成第三介电层140于第一介电层130与测试垫120上。其中，第三介电层140可覆盖第一介电层130与测试垫120，且第三介电层140还可设置于凹陷122内，以填满凹陷122。
接着，形成多个接合垫150于第三介电层140上，并形成贯穿第三介电层140的多个第一导电孔141。在本实施例中，各个接合垫150可通过对应的第一导电孔141电连接至对应的测试垫120。也就是说，多个第一导电孔141可分别电连接各个接合垫150与对应的测试垫120。各个第一导电孔141接触对应的测试垫120的测试表面121，但不接触对应的测试垫120的凹陷122。在本实施例中，多个接合垫150之间彼此不电连接。多个接合垫150具有远离多个测试垫120的接合面151。
在本实施例中，在基底结构110的法线方向(即方向Y)上，各个第一导电孔141重叠于对应的测试垫120，且各个第一导电孔141不重叠于对应的测试垫120的凹陷122。也就是说，第一导电孔141与凹陷122交错(staggered)设置。此外，在本实施例中，在基底结构110的法线方向(即方向Y)上，各个接合垫150重叠于对应的测试垫120，且各个接合垫150不重叠于对应的测试垫120的凹陷122。也就是说，接合垫150与凹陷122交错设置。
接着，形成第二介电层160于第一介电层130与第三介电层140上，以使多个接合垫150可设置于第二介电层160中且暴露于第二介电层160外。具体来说，第二介电层160可设置于第三介电层140远离基底结构110的表面上，以使第三介电层140设置于第一介电层130与第二介电层160之间。第二介电层160具有远离多个测试垫120的顶表面161。接合垫150的接合面151与第二介电层160的顶表面161齐平，但不以此为限。此外，接合垫150的接合面151可暴露于第二介电层160外，且不被第二介电层160覆盖。至此，已制造完成本实施例的晶片结构100。
请参照图1C，在本实施例中，在晶片结构100的区域A的俯视示意图中，测试垫120的延伸方向大致上可平行于基底112的延伸方向(即方向X)，但不以此为限。在一些实施例中，测试垫120的延伸方向也可不平行于基底112的延伸方向(即方向X)，如图9所示。
虽然本实施例的晶片结构100及其制作方法是将测试垫120与接合垫150设置于基底结构110的背侧表面BS，但本发明并不以此为限。在一些实施例中，测试垫120与接合垫150也可设置于基底结构110的前侧表面FS，如图3所示。
在本实施例的晶片结构100及其制作方法中，相较于具有凹陷122的测试垫120，额外设置的多个接合垫150可具有较佳的平整度。因此，相较于一般的晶片结构，本实施例的晶片结构100可利用平整度较佳的多个接合垫150来取代具有凹陷122的测试垫120，并以多个接合垫150来与另一晶片结构进行混合接合(hybrid bonding)，由此可确保在晶片接合时可具有较佳的接合品质，以使接合后的两个对应的接合垫之间不会产生气泡，且在晶片接合处有较低的阻值。
简言之，本实施例的晶片结构100包括基底结构110、第一介电层130、多个测试垫120、第二介电层160以及多个接合垫150。第一介电层130设置于基底结构110上。多个测试垫120设置于第一介电层130中且暴露于第一介电层130外。各个测试垫120具有凹陷122。第二介电层160设置于第一介电层130上。第二介电层160具有远离多个测试垫120的顶表面161。多个接合垫150设置于第二介电层160中且具有暴露于第二介电层160外。各个接合垫150电连接至对应的测试垫120。多个接合垫150具有远离多个测试垫120的接合面151。接合面151与顶表面161齐平。其中，在基底结构110的法线方向(即方向Y)上，各个接合垫150不重叠于对应的测试垫120的凹陷122。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2是本发明另一实施例的晶片结构的剖面示意图。请同时参照图1B与图2，本实施例的晶片结构100a与图1B中的晶片结构100相似，二者主要差异之处在于：在本实施例的晶片结构100a中，可省略制作图1B的晶片结构100中的第三介电层140与第一导电孔141。
具体来说，请参照图2，在本实施例中，在形成第一介电层130与多个测试垫120且进行裸晶侦测或晶片允收测试之后，形成多个接合垫150与第二介电层160于第一介电层130与测试垫120上。其中，各个接合垫150可接触并电连接至对应的测试垫120。第二介电层160可设置于测试垫120的凹陷122内，以填满凹陷122。
此外，在本实施例中，在基底结构110的法线方向(即方向Y)上，各个接合垫150重叠于对应的测试垫120，且各个接合垫150不重叠于对应的测试垫120的凹陷122。也就是说，接合垫150与凹陷122交错设置。在本实施例中，各个接合垫150接触对应的测试垫120的测试表面121，但不接触对应的测试垫120的凹陷122。
虽然本实施例的晶片结构100a及其制作方法是将测试垫120与接合垫150设置于基底结构110的背侧表面BS，但本发明并不以此为限。在一些实施例中，测试垫与接合垫也可设置于基底结构的前侧表面。
图3是本发明另一实施例的晶片结构的剖面示意图。请同时参照图1B与图3，本实施例的晶片结构100b与图1B中的晶片结构100相似，二者主要差异之处在于：在本实施例的晶片结构100b中，多个测试垫120与多个接合垫150可设置于基底结构110b的介电层114上。
具体来说，请参照图3，在本实施例中，多个测试垫120设置于于介电层114远离基底112的一侧(即前侧表面FS)。多个测试垫120与基底112分别位于介电层114的相对两侧。各个测试垫120可通过对应的导通孔117电连接至内连线元件115。各个接合垫150可通过对应的第一导电孔141、对应的测试垫120、对应的导通孔117以及对应的内连线元件115电连接至基底结构110b与对应的裸片(未示出)。此外，不同于图1B的晶片结构100，在本实施例的晶片结构100b中，基底结构110b中的介电层114可不设置接垫且基底112可不设置多个导电穿孔，但不以此为限。
图4A至图4B是本发明另一实施例的晶片结构的制造方法的剖面示意图。图4A至图4B为接续图1A并取代图1B的步骤。图4A至图4B的实施例与图1A至图1B的实施例中相同或相类似的构件得以采用相同的材料或方法来进行，故下文对于两实施例中相同与相似的描述将不再赘述，且主要针对两实施例之间的差异处进行说明。
具体来说，请参照图4A，在形成第一介电层130与多个测试垫120且进行裸晶侦测或晶片允收测试之后，形成第二介电层160c于第一介电层130与多个测试垫120上。其中，第二介电层160c可直接接触并覆盖第一介电层130与测试垫120，且第二介电层160c还可设置于测试垫120的凹陷122内，以填满凹陷122。此外，在本实施例中，第二介电层160c的材料可例如是氧化物(例如：氧化硅)或聚合物(polymer，例如：聚酰亚胺(polyimide，PI))等，但不以此为限。
接着，请参照图4B，移除第二介电层160c的一部分，以暴露出第一介电层130与多个测试垫120。具体来说，在本实施例中，通过化学机械平坦化制作工艺(Chemical-Mechanical Polishing，CMP)对第二介电层160c进行研磨，以暴露出测试垫120远离基底结构110的测试表面121，并暴露出第一介电层130远离基底结构110的第一表面131。此时，第二介电层160c的另一部分会保留于测试垫120的凹陷122中，以形成填补结构170。在本实施例中，填补结构170具有远离基底结构110的上表面171，且填补结构170的上表面171、测试垫120的测试表面121以及第一介电层130的第一表面131齐平。此外，由于填补结构170与测试垫120是在不同的制作工艺中形成，因此填补结构170与测试垫120之间可具有界面。至此，已制造完成本实施例的晶片结构100c。
在本实施例的晶片结构100c及其制作方法中，通过将填补结构170设置于测试垫120的凹陷122内，因而可改善经裸晶侦测或晶片允收测试后的测试垫120的平整度。因此，相较于一般的晶片结构，本实施例的晶片结构100d可利用平整度改善后的多个测试垫120来与另一晶片结构进行混合接合，由此可确保在晶片接合时可具有较佳的接合品质，以使接合后的两个对应的测试垫之间不会产生气泡，且在晶片接合处有较低的阻值。
虽然本实施例的晶片结构100c及其制作方法是将测试垫120与填补结构170设置于基底结构110的背侧表面BS，但本发明并不以此为限。在一些实施例中，测试垫与填补结构也可设置于基底结构的前侧表面。
简言之，本实施例的晶片结构100c包括基底结构110、第一介电层130、多个测试垫120以及填补结构170。第一介电层130设置于基底结构110上，且具有远离基底结构110的第一表面131。多个测试垫120设置于第一介电层130中且暴露于第一介电层130外。各个测试垫120具有凹陷122以及远离基底结构110的测试表面121。填补结构170设置于各个测试垫120的凹陷122中且具有远离基底结构110的上表面171。其中，填补结构170的上表面171、测试垫120的测试表面121以及第一介电层130的第一表面131齐平。
图5是本发明另一实施例的晶片结构的剖面示意图。请同时参照图4B与图5，本实施例的晶片结构100d与图4B中的晶片结构100c相似，二者主要差异之处在于：在本实施例的晶片结构100d中，填补结构170包括种子层172与金属层173。
具体来说，请参照图5，在本实施例中，在形成第一介电层130与多个测试垫120且进行裸晶侦测或晶片允收测试之后，形成种子层172于各个测试垫120的凹陷122中，以使种子层172可共形于凹陷122的轮廓。接着，形成金属层173于种子层172上，以填满凹陷122。在本实施例中，种子层172设置于金属层173与测试垫120之间。种子层172与金属层173一同形成填补结构170。其中，多个测试垫120具有远离基底结构110的测试表面121，第一介电层130具有远离基底结构110的第一表面131，填补结构170具有远离基底结构110的上表面171，且上表面171、测试表面121以及第一表面131齐平。此外，在本实施例中，种子层172与金属层173的材料可例如是铜或铝等金属导电材料，但不以此为限。
在本实施例中，晶片结构100d的填补结构170的制造方法可例如是包括以下步骤(未示出)，但本发明并不以此为限：形成种子层172于第一介电层130与多个测试垫120上，以使种子层172接触并共形于第一介电层130与具有凹陷122的测试垫120。接着，形成金属层173于种子层172上，以使金属层173覆盖种子层172并填满各个测试垫120的凹陷122。而后，通过化学机械平坦化制作工艺来移除种子层172的一部分与金属层173的一部分，以暴露出测试垫120远离基底结构110的测试表面121，并暴露出第一介电层130远离基底结构110的第一表面131。此时，种子层172的另一部分与金属层173的另一部分会保留于测试垫120的凹陷122中，以形成填补结构170。至此，已制造完成本实施例的晶片结构100d的填补结构170。
虽然本实施例的晶片结构100d及其制作方法是将测试垫120与填补结构170设置于基底结构110的背侧表面BS，但本发明并不以此为限。在一些实施例中，测试垫与填补结构也可设置于基底结构的前侧表面。
图6是本发明另一实施例的晶片结构的剖面示意图。请同时参照图1B与图6，本实施例的晶片结构100e与图1B中的晶片结构100相似，二者主要差异之处在于：本实施例的晶片结构100e还包括重布线路层(redistribution layer，RDL)180。
具体来说，请参照图6，在本实施例中，重布线路层180设置于第二介电层160与第三介电层140之间。重布线路层180包括至少一线路层181(图6示意地以1层为例)、至少一第四介电层182(图6示意地以1层为例)以及多个第二导电孔183。线路层181设置于第三介电层140上，且线路层181包括多个第一接垫1811。多个第一接垫1811分别接触且电连接至对应的第一导电孔141。多个第一接垫1811之间彼此不电连接。第四介电层182设置于线路层181上，以覆盖线路层181与第三介电层140。多个第二导电孔183贯穿第四介电层182，且分别电连接对应的接合垫150与对应的第一接垫1811。
在本实施例中，在基底结构110的法线方向(即方向Y)上，各个第一接垫1811重叠于对应的测试垫120，且各个第一接垫1811不重叠于对应的测试垫120的凹陷122。也就是说，第一接垫1811与凹陷122交错设置。
虽然本实施例的重布线路层180示意地包括1层的线路层181与1层的第四介电层182，但本发明并不对线路层181与第四介电层182的层数加以限制。也就是说，在一些实施例中，重布线路层也可视需要而包括2层或2层以上的线路层与第四介电层。
虽然本实施例的晶片结构100e及其制作方法是将测试垫120、重布线路层180以及接合垫150设置于基底结构110的背侧表面BS，但本发明并不以此为限。在一些实施例中，测试垫、重布线路层以及接合垫也可设置于基底结构的前侧表面。
图7是本发明另一实施例的晶片结构的剖面示意图。请同时参照图6与图7，本实施例的晶片结构100f与图6中的晶片结构100e相似，二者主要差异之处在于：在本实施例的晶片结构100f中，线路层181还包括多个第二接垫1812。
具体来说，请参照图7，在本实施例中，多个第二接垫1812分别对应于测试垫120的凹陷122设置。在基底结构110的法线方向(即方向Y)上，各个第二接垫1812重叠于对应的测试垫120的凹陷122。多个第二接垫1812之间彼此不电连接。多个第二接垫1812与多个第一接垫1811之间彼此物理性分离且电性分离。在本实施例中，多个第二接垫1812可视为是虚设的接垫(dummy pad)。
图8是本发明另一实施例的晶片结构的剖面示意图。请同时参照图7与图8，本实施例的晶片结构100g与图7中的晶片结构100f相似，二者主要差异之处在于：在本实施例的晶片结构100g中，线路层181的多个第二接垫1812并不对应于测试垫120的凹陷122设置。
具体来说，请参照图8，在本实施例中，在基底结构110的法线方向(即方向Y)上，各个第二接垫1812重叠于对应的测试垫120，且各个第二接垫1812不重叠于对应的测试垫120的凹陷122。也就是说，第二接垫1812与凹陷122交错设置。
图9是本发明另一实施例的晶片结构的剖面示意图。请同时参照图7与图9，本实施例的晶片结构100h与图7中的晶片结构100f相似，二者主要差异之处在于：在本实施例的晶片结构100h中，线路层181还包括多个第三接垫1813。
具体来说，请参照图9，在本实施例中，多个第三接垫1813分别设置于第一接垫1811与第二接垫1812之间。在基底结构110的法线方向(即方向Y)上，各个第三接垫1813重叠于对应的测试垫120，且各个第三接垫1813不重叠于对应的测试垫120的凹陷122。也就是说，第三接垫1813与凹陷122交错设置。多个第三接垫1813之间彼此不电连接。多个第三接垫1813与第二接垫1812之间彼此物理性分离且电性分离。在一些实施例中，多个第三接垫1813可电连接至第一接垫1811，但不以此为限。
图10是本发明另一实施例的晶片结构的局部俯视示意图。请同时参照图1C与图10，本实施例的晶片结构100i与图1C中的晶片结构100相似，二者主要差异之处在于：在本实施例的晶片结构100i的俯视示意图中，测试垫120的延伸方向不平行于基底112的延伸方向(即方向X)。
具体来说，请参照图10，在本实施例中，测试垫120的延伸方向与基底112的延伸方向(即方向X)之间具有夹角θ。其中，夹角θ例如是45度，但不以此为限。在本实施例中，通过夹角θ可以减少凹陷122与接合垫150于三维(three-dimensional)空间的配置面积。
图11至图13是本发明多个实施例的晶片结构的局部俯视示意图。请同时参照图1C以及图11至图13，本实施例的晶片结构100j、晶片结构100k以及晶片结构100m相似于圆1C中的晶片结构100，主要差异之处在于：
在本实施例的晶片结构100j与晶片结构100k的俯视示意图中，测试垫120可具有第一部分1201与第二部分1202。第一部分1201以平行于基底112的延伸方向(即方向X)延伸，第二部分1202以平行于方向Z的方向延伸，且第一部分1201与第二部分1202彼此相连，但不以此为限。在本实施例中，测试垫120的凹陷122位于第一部分1201，第一导电孔141与接合垫150都设置于第二部分1202上，且凹陷122与第一导电孔141(或接合垫150)交错设置。
在本实施例的晶片结构100m的俯视示意图中，测试垫120可具有第一部分1201与第二部分1202。第一部分1201以平行于基底112的延伸方向(即方向X)延伸，第二部分1202也以平行于基底112的延伸方向(即方向X)延伸，且第一部分1201与第二部分1202之间彼此物理性分离，但不以此为限。在本实施例中，第一部分1201与第二部分1202之间可通过其他导线(未绘示)而电连接。在本实施例中，测试垫120的凹陷122位于第一部分1201，第一导电孔141与接合垫150都设置于第二部分1202上，且凹陷122与第一导电孔141(或接合垫150)交错设置。
在一些实施例中，当第一部分1201以平行于基底112的延伸方向(即方向X)延伸时，第二部分1202也可以平行于不同于方向X的其他方向延伸(未绘示)，只要使第一部分1201的延伸方向不同于第二部分1202的延伸方向，使第一部分1201与第二部分1202可电连接(即第一部分1201与第二部分1202可彼此相连或彼此物理性分离)，且使位于第一部分1201的凹陷122与设置于第二部分1202上第一导电孔141(或接合垫150)可以交错设置即可。
综上所述，在本发明一实施例的晶片结构及其制作方法中，通过额外设置多个接合垫或填补结构的方式，来提供平整度较佳的多个接合垫或平整度较佳的多个测试垫。由此，可利用多个接合垫或含有填补结构的多个测试垫来与另一晶片结构进行混合接合，以确保本实施例的晶片结构在进行晶片接合时可具有较佳的接合品质、在接合后的两个对应的接合垫之间不会产生气泡、且在晶片接合处有较低的阻值，进而可提升本实施例的晶片结构的电性品质及电性可靠度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (19)

1.一种晶片结构，包括：
基底结构；
第一介电层，设置于所述基底结构上；
多个测试垫，设置于所述第一介电层中且暴露于所述第一介电层外，其中各所述多个测试垫具有凹陷；
第二介电层，设置于所述第一介电层上，且具有远离所述多个测试垫的顶表面；以及
多个接合垫，设置于所述第二介电层中且暴露于所述第二介电层外，其中各所述多个接合垫电连接至对应的测试垫，所述多个接合垫具有远离所述多个测试垫的接合面，且所述接合面与所述顶表面齐平，
其中在所述基底结构的法线方向上，各所述多个接合垫不重叠于对应的所述测试垫的所述凹陷。
2.如权利要求1所述的晶片结构，其中所述多个测试垫电连接至所述基底结构，且所述多个测试垫之间彼此不电连接。
3.如权利要求1所述的晶片结构，其中所述第二介电层还设置于所述凹陷内。
4.如权利要求1所述的晶片结构，还包括：
第三介电层，设置于所述第一介电层与所述第二介电层之间；以及
多个第一导电孔，贯穿所述第三介电层，且分别电连接各所述多个接合垫与对应的所述测试垫。
5.如权利要求4所述的晶片结构，其中所述第三介电层还设置于所述凹陷内。
6.如权利要求4所述的晶片结构，还包括：
重布线路层，设置于所述第二介电层与所述第三介电层之间，且包括：
至少一线路层，设置于所述第三介电层上，且包括多个第一接垫；
至少一第四介电层，设置于所述线路层上；以及
多个第二导电孔，贯穿所述第四介电层，且分别电连接对应的所述接合垫与对应的所述第一接垫，
其中，各所述多个第一接垫在所述法线方向上重叠于对应的所述测试垫。
7.如权利要求6所述的晶片结构，其中所述至少一线路层还包括：
多个第二接垫，与所述多个第一接垫物理性分离，其中各所述多个第二接垫在所述法线方向上重叠于对应的所述测试垫的所述凹陷。
8.如权利要求6所述的晶片结构，其中所述至少一线路层还包括：
多个第二接垫，与所述多个第一接垫物理性分离，其中各所述多个第二接垫在所述法线方向上不重叠于对应的所述测试垫的所述凹陷。
9.一种晶片结构，包括：
基底结构；
第一介电层，设置于所述基底结构上，且具有远离所述基底结构的第一表面；
多个测试垫，设置于所述第一介电层中且暴露于所述第一介电层外，其中各所述多个测试垫具有凹陷以及远离所述基底结构的测试表面；以及
填补结构，设置于各所述多个测试垫的所述凹陷内且具有远离所述基底结构的上表面，其中所述上表面、所述测试表面以及所述第一表面齐平。
10.如权利要求9所述的晶片结构，其中所述多个测试垫电连接至所述基底结构，且所述多个测试垫之间彼此不电连接。
11.如权利要求10所述的晶片结构，其中所述填补结构与各所述多个接合垫之间具有界面。
12.如权利要求9所述的晶片结构，其中所述填补结构包括种子层与金属层，所述种子层设置于所述凹陷内，且所述金属层设置于所述种子层上，以填满所述凹陷。
13.如权利要求9所述的晶片结构，其中所述填补结构包括第二介电层。
14.一种晶片结构的制造方法，包括：
提供基底结构；
形成多个测试垫于所述基底结构上，其中各所述多个测试垫具有凹陷；
形成第一介电层于所述基底结构上，以使多个测试垫设置于所述第一介电层中且暴露于所述第一介电层外；
形成多个接合垫于所述第一介电层上，以使各所述多个接合垫电连接至对应的测试垫；以及
形成第二介电层于所述第一介电层上，以使多个接合垫设置于所述第二介电层中且暴露于所述第二介电层外，
其中所述第二介电层具有远离所述多个测试垫的顶表面，所述多个接合垫具有远离所述多个测试垫的接合面，且所述接合面与所述顶表面齐平，
其中在所述基底结构的法线方向上，各所述多个接合垫不重叠于对应的所述测试垫的所述凹陷。
15.如权利要求14所述的制造方法，还包括：
形成第三介电层于所述第一介电层及所述第二介电层之间；以及
形成多个第一导电孔，以贯穿所述第三介电层，其中所述多个第一导电孔分别电连接各所述多个接合垫与对应的所述测试垫。
16.如权利要求15所述的制造方法，还包括：
形成重布线路层于所述第二介电层与所述第三介电层之间，其中所述重布线路层包括：
至少一线路层，设置于所述第三介电层上，且包括多个第一接垫；
至少一第四介电层，设置于所述线路层上；以及
多个第二导电孔，贯穿所述第四介电层，且分别电连接对应的所述接合垫与对应的所述第一接垫，
其中，各所述多个第一接垫在所述法线方向上重叠于对应的所述测试垫。
17.一种晶片结构的制造方法，包括：
提供基底结构；
形成多个测试垫于所述基底结构上，其中各所述多个测试垫具有凹陷；
形成第一介电层于所述基底结构上，以使多个测试垫设置于所述第一介电层中且暴露于所述第一介电层外；以及
形成填补结构于各所述多个接合垫的所述凹陷内，
其中所述多个测试垫具有远离所述基底结构的测试表面，所述第一介电层具有远离所述基底结构的第一表面，所述填补结构具有远离所述基底结构的上表面，且所述测试表面、所述第一表面以及所述上表面齐平。
18.如权利要求17所述的制造方法，其中形成所述填补结构于各所述多个接合垫的所述凹陷内的步骤包括：
形成第二介电层于所述第一介电层与所述多个测试垫上；以及
移除所述第二介电层的一部分，以暴露出所述第一介电层与所述多个测试垫。
19.如权利要求17所述的制造方法，其中形成所述填补结构于各所述多个接合垫的所述凹陷内的步骤包括：
形成种子层于所述凹陷内；以及
形成导电层于所述种子层上，以填满所述凹陷。
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