KR20200060774A - 팬-아웃 상호연결부 통합 공정들 및 구조들 - Google Patents

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Abstract

팬-아웃 상호연결 구조를 형성하기 위한 처리 방법들이 수행될 수 있다. 방법들은, 제1 기판 위에 놓이는 반도체 능동 디바이스 구조를 형성하는 단계를 포함할 수 있다. 반도체 능동 디바이스 구조는 제1 전도성 접촉부들을 포함할 수 있다. 방법들은, 제2 기판 위에 놓이는 상호연결 구조를 형성하는 단계를 포함할 수 있다. 상호연결 구조는 제2 전도성 접촉부들을 포함할 수 있다. 방법들은 또한, 제1 기판을 제2 기판과 접합시키는 단계를 포함할 수 있다. 접합시키는 단계는, 제1 전도성 접촉부들을 제2 전도성 접촉부들과 결합시키는 단계를 포함할 수 있다. 상호연결 구조는, 반도체 능동 디바이스 구조의 측방향 치수들을 넘어 연장될 수 있다.

Description

팬-아웃 상호연결부 통합 공정들 및 구조들
관련 출원들에 대한 상호-참조
본 출원은 2017년 10월 23일자로 출원된 미국 가출원 제62/575,977호를 우선권으로 주장하며, 상기 가출원은 모든 목적들을 위해 그 전체가 인용에 의해 본원에 포함된다.
본 기술은 반도체 시스템들, 공정들, 및 디바이스들에 관한 것이다. 더 구체적으로, 본 기술은, 팬-아웃 상호연결 구조들을 생성하기 위한 방법들 및 디바이스들에 관한 것이다.
집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 물질 층들을 생성하는 공정들에 의해 가능해진다. 더 작은 최종 디바이스들을 수용하기 위해 집적 회로들이 계속 축소됨에 따라, 이러한 집적 회로들의 백-엔드 금속화가 더 복잡해지고 있다. 예컨대, 상호연결부들의 크기가 축소되는 경우, 이는 저항을 증가시키며, 이는 디바이스 성능에 영향을 줄 수 있다. 금속화를 개선하려고 시도하기 위해 일부 기술들이 개발되었지만, 상호연결부 형성 및 디바이스 성능의 많은 양상들을 디바이스 풋프린트가 계속 좌우하고 있다.
따라서, 고품질 디바이스들 및 구조들을 생성하기 위해 사용될 수 있는 개선된 시스템들 및 방법들에 대한 필요성이 존재한다. 이들 및 다른 필요성들이 본 기술에 의해 다루어진다.
팬-아웃 상호연결 구조를 형성하기 위한 처리 방법들이 수행될 수 있다. 방법들은, 제1 기판 위에 놓이는 반도체 능동 디바이스 구조를 형성하는 단계를 포함할 수 있다. 반도체 능동 디바이스 구조는 제1 전도성 접촉부들을 포함할 수 있다. 방법들은, 제2 기판 위에 놓이는 상호연결 구조를 형성하는 단계를 포함할 수 있다. 상호연결 구조는 제2 전도성 접촉부들을 포함할 수 있다. 방법들은 또한, 제1 기판을 제2 기판과 접합시키는 단계를 포함할 수 있다. 접합시키는 단계는, 제1 전도성 접촉부들을 제2 전도성 접촉부들과 결합시키는 단계를 포함할 수 있다. 상호연결 구조는, 반도체 능동 디바이스 구조의 측방향 치수들을 넘어 연장될 수 있다.
일부 실시예들에서, 반도체 능동 디바이스 구조는, 반도체 능동 디바이스 층들 위에 놓이는 금속화 층을 포함할 수 있다. 상호연결 구조는, 복수의 유전체 물질 층들 내에 형성되는 전역 상호연결부들을 포함할 수 있다. 상호연결 구조는, 최종 전역 상호연결 층이 반-전역(semi-global) 또는 중간 상호연결 층 전에 형성되는 역 공정으로 형성될 수 있다. 제1 전도성 접촉부들은, 제1 기판에 인접한 제2 표면에 대향하는 반도체 능동 디바이스 구조의 제1 표면으로부터 연장되는 복수의 전도성 스터드(stud)들을 포함할 수 있다. 제2 기판과 결합된 제2 표면에 대향하는, 상호연결 구조의 제1 표면은, 복수의 액세스 비아들을 정의할 수 있다. 각각의 액세스 비아는, 상호연결 구조의 제1 표면으로부터의 테이퍼에 의해 특성화될 수 있다. 각각의 액세스 비아는 전도성 라이너를 포함할 수 있다. 제2 전도성 접촉부들은, 복수의 액세스 비아들 내에 포함되는 전도성 충전재를 포함할 수 있다. 일부 실시예들에서, 접합시키는 단계는, 복수의 액세스 비아들 내에 포함된 전도성 충전재를 복수의 전도성 스터드들과 접촉시키는 단계를 더 포함할 수 있다. 접합시키는 단계는 또한, 전도성 충전재를 전도성 스터드들과 전기적으로 결합시키기 위해 전도성 충전재가 용융되어 전도성 스터드들 주위로 유동하게 하도록 전도성 충전재를 가열하는 단계를 포함할 수 있다.
제2 전도성 접촉부들은, 제2 기판과 결합된 제2 표면에 대향하는, 상호연결 구조의 제1 표면을 따라 정의되는, 복수의 전도성 랜딩(landing)들을 포함할 수 있다. 접합시키는 단계는, 복수의 전도성 스터드들을 복수의 전도성 랜딩들에 접착시키는 단계를 포함할 수 있다. 일부 실시예들에서, 상호연결 구조는 제3 전도성 접촉부들을 포함할 수 있다. 방법들은, 제3 기판 위에 놓이는 제2 반도체 능동 디바이스 구조를 형성하는 단계를 더 포함할 수 있다. 제2 반도체 능동 디바이스 구조는 제4 전도성 접촉부들을 포함할 수 있다. 방법들은 또한, 제3 기판을 제2 기판과 접합시키는 단계를 포함할 수 있다. 접합시키는 단계는, 제4 전도성 접촉부들을 제3 전도성 접촉부들과 결합시키는 단계를 포함할 수 있다.
본 기술의 실시예들은 또한, 상호연결 구조를 형성하는 방법들을 포함할 수 있다. 방법들은, 상호연결 기판 위에 하나 이상의 능동 디바이스를 위한 역 상호연결 구조를 형성하는 단계를 포함할 수 있다. 역 상호연결 구조는, 복수의 유전체 물질 층들 내에 형성되는 전도성 물질을 포함할 수 있다. 방법들은, 상호연결 기판에 인접한 제2 표면에 대향하는, 역 상호연결 구조의 제1 표면을 따라 복수의 비아들을 형성하는 단계를 포함할 수 있다. 비아들은, 전도성 물질에 대한 액세스를 제공할 수 있다. 방법들은, 복수의 비아들의 각각의 비아를 전도성 물질로 라이닝하는 단계를 포함할 수 있다. 방법들은 또한, 각각의 비아를 전도성 충전재 물질로 적어도 부분적으로 충전하는 단계를 포함할 수 있다.
일부 실시예들에서, 방법들은 또한, 복수의 비아들의 서브세트 내에 제1 반도체 능동 디바이스의 복수의 전도성 연장부들을 위치시키는 단계를 포함할 수 있다. 방법들은, 제1 반도체 능동 디바이스의 전도성 연장부들을 역 상호연결 구조의 전도성 물질과 전기적으로 결합시키기 위해 전도성 충전재 물질을 용융시키는 단계를 포함할 수 있다. 방법들은, 복수의 비아들의 제2 서브세트 내에 제2 반도체 능동 디바이스의 복수의 전도성 연장부들을 위치시키는 단계를 포함할 수 있다. 방법들은 또한, 제2 반도체 능동 디바이스의 전도성 연장부들을 역 상호연결 구조의 전도성 물질과 전기적으로 결합시키기 위해 복수의 비아들의 제2 서브세트 내의 전도성 충전재 물질을 용융시키는 단계를 포함할 수 있다. 방법들은 또한, 전도성 충전재 물질을 복수의 비아들 내에 있도록 제한하기 위해 역 상호연결 구조의 제1 표면을 평탄화하는 단계를 포함할 수 있다.
본 기술의 실시예들은 또한, 상호연결 구조를 형성하는 방법들을 포괄한다. 방법들은, 상호연결 기판 위에 하나 이상의 능동 디바이스를 위한 역 상호연결 구조를 형성하는 단계를 포함할 수 있다. 역 상호연결 구조는, 복수의 유전체 물질 층들 내에 형성되는 전도성 물질을 포함할 수 있다. 방법들은 또한, 상호연결 기판에 인접한 제2 표면에 대향하는 역 상호연결 구조의 제1 표면을 따라 복수의 접촉 랜딩들을 형성하는 단계를 포함할 수 있다. 접촉 랜딩들은, 전도성 물질에 대한 액세스를 제공할 수 있다. 복수의 접촉 랜딩들의 각각의 접촉 랜딩은, 하나 이상의 반도체 능동 디바이스 구조의 대응하는 전도성 연장부보다 더 크게 크기가 정해질 수 있다.
일부 실시예들에서, 접촉 랜딩들은, 역 상호연결 구조의 제1 표면을 정의하는 유전체 물질을 넘어 연장될 수 있다. 방법들은 또한, 복수의 접촉 랜딩들에 인접하게 반도체 능동 디바이스의 복수의 전도성 연장부들을 위치시키는 단계를 포함할 수 있다. 방법들은 또한, 반도체 능동 디바이스의 전도성 연장부들을 역 상호연결 구조의 전도성 물질과 전기적으로 결합시키기 위해 복수의 전도성 연장부들을 복수의 접촉 랜딩들에 접착시키는 단계를 포함할 수 있다. 역 상호연결 구조는, 반도체 능동 디바이스의 측방향 치수들을 넘어 연장될 수 있다.
그러한 기술은, 종래의 시스템들 및 기법들에 비해 많은 이점들을 제공할 수 있다. 예컨대, 상호연결 구조를 능동 디바이스 풋프린트로부터 분리시킴으로써, 크기 결정이 증가된 상호연결 와이어들 및 비아들이 형성될 수 있으며, 이는, 디바이스 성능을 개선할 수 있다. 부가적으로, 백-엔드에서 더 적은 금속 층들이 요구될 수 있어서, 디바이스에 걸친 그리고 디바이스를 통한 전체 전도성 길이들이 감소된다. 이들 및 다른 실시예들은, 그 실시예들의 많은 이점들 및 특징들과 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
본 명세서의 나머지 부분들 및 도면들을 참조하여, 개시된 기술의 속성 및 이점들의 추가적인 이해가 실현될 수 있다.
도 1은 본 기술의 일부 실시예들에 따른, 팬-아웃 상호연결 구조를 형성하는 방법에서의 예시적인 동작들을 예시한다.
도 2a-2b는, 본 기술의 일부 실시예들에 따라 형성되는 예시적인 기판들의 개략적인 단면도들을 도시한다.
도 3a-3d는, 본 기술의 일부 실시예들에 따라 개발된 예시적인 상호연결 구조들의 개략적인 단면도들을 도시한다.
도 4a-4f는 본 기술의 일부 실시예들에 따른 예시적인 능동 디바이스 구조들의 개략적인 단면도들을 도시한다.
도 5a-5b는, 본 기술의 실시예들에 따른 예시적인 팬-아웃 상호연결 구조들의 개략적인 단면도들을 예시한다.
도 6a-6b는, 본 기술의 일부 실시예들에 따라 개발된 예시적인 상호연결 구조들의 개략적인 단면도들을 도시한다.
도 7은, 본 기술의 실시예들에 따른 예시적인 팬-아웃 상호연결 구조의 개략적인 단면도를 예시한다.
도면들 중 몇몇은 개략도들로서 포함된다. 도면들은 예시의 목적들을 위한 것이며, 실측인 것으로 구체적으로 언급되지 않는 한 실측인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 부가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지는 않을 수 있으며, 예시의 목적들을 위해 과장된 자료를 포함할 수 있다.
첨부된 도면들에서, 유사한 구성요소들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 유형의 다양한 구성요소들은, 유사한 구성요소들 사이를 구별하는, 참조 라벨에 후속하는 문자에 의해 구별될 수 있다. 본 명세서에서 오직 제1 참조 라벨만이 사용되는 경우, 그 설명은, 문자와는 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 적용가능하다.
백-엔드-오브-라인(back-end-of-line) 공정 동안, 금속 및 다른 전도성 물질들이 기판 상의 구조들의 층들 내에 충전될 수 있다. 트랜지스터 구조들이 계속 축소되고 종횡비들이 계속 증가함에 따라, 상호연결 라인들이 또한 계속 축소되고 있다. 제조에 전형적으로 사용되는 전도성 물질들의 특성들 때문에, 와이어들, 트레이스들, 및 비아들의 크기가 감소함에 따라, 그들의 라인 저항이 증가하는 경향이 있다. 수 마일의 상호연결 배선을 가질 수 있는 전형적인 집적 회로들의 규모가 취해지면, 라인 저항에서의 약간의 증가들은 수용가능하지 않은 성능 하락들로 이어질 수 있다.
더욱이, 전형적인 제조 공정은 생산을 추가로 제한할 수 있다. 예컨대, 디바이스 제조는 종종, 능동 디바이스 층들 위에 수직으로 상호연결 구조들을 형성하는 것을 포함한다. 트랜지스터, 메모리, 또는 다른 디바이스 구조들이 형성된 후에, 금속화는, 위에 놓인 유전체 물질 층들을 통해 상호연결 구조들을 형성하기 시작할 수 있다. 웨이퍼 상에서 디바이스 밀도가 계속 증가하는 한편 디바이스 풋프린트가 계속 축소됨에 따라, 더 많은 금속 층들 및 그에 따른 더 긴 전도성 경로들이 생성될 수 있어서, 디바이스 성능에 부정적으로 영향을 준다. 제조 공정은, 능동 디바이스 층 구조들을 연결하는 임의의 수의 금속 층을 포함할 수 있다. 이어서, 중간 금속화가 형성된 후, 반-전역, 및 마지막으로는 전역 배선이 후속될 수 있으며, 각각의 부분은 아래에 놓인 층들 위에 수직으로 구축된다. 이러한 방식으로, 모든 배선이 능동 디바이스 풋프린트로 제한될 수 있다
이러한 손실들 중 일부를 수용하기 위해, 일부 기법들은, 부가적인 금속 층들이 에폭시 몰드 화합물에서 형성되어 금속 접촉부들이 능동 디바이스의 풋프린트를 약간 넘어 연장될 수 있게 하는 팬-아웃 상호연결 구조들을 활용한다. 웨이퍼 수준 패키징을 위한 부가적인 공간을 제공하지만, 이러한 기법은 또한 문제들을 생성할 수 있다. 예컨대, 재분배 층들로 불리는 부가적인 금속화는, 부가적인 금속 층들을 부가하여, 전도성 경로 길이들 및 금속 층들의 수를 추가로 증가시킨다. 부가적으로, 에폭시 몰드 화합물은 종종, 접촉하는 규소 구조들과 상이한 열 팽창 계수에 의해 특성화된다. 따라서, 구조들의 가열은, 층들 사이의 상이한 응력 양들을 야기하여, 디바이스들에 걸친 구부러짐 및 다른 전단력들을 야기할 수 있다.
본 기술은, 이들 및 다른 문제들을, 능동 디바이스와 별개의 기판 상에 상호연결 구조를 형성함으로써 극복할 수 있다. 능동 디바이스가 하나 이상의 금속 층을 포함할 수 있지만, 전역 배선의 많은 부분이 별개의 기판 상에서 수행될 수 있다. 상호연결 구조를 능동 디바이스 기판으로부터 분리시킴으로써, 상호연결부들은 능동 디바이스 풋프린트로 제한되지 않을 수 있다. 이는, 부가적인 금속화 층들, 에폭시 몰드 화합물, 또는 재분배 층들을 요구하지 않고도 자연스러운 팬-아웃 공정이 수행될 수 있게 할 수 있다. 따라서, 디바이스 성능에서의 개선들뿐만 아니라 다수의 능동 디바이스들을 단일 팬-아웃 상호연결 기판에 결합시키기 위한 부가적인 능력들이 제공될 수 있다.
나머지 개시내용은 개시된 기술에 따른 특정 상호연결 구조들을 관례대로 식별할 것이지만, 본 시스템들 및 방법들이 다양한 다른 제품들, 공정들, 및 시스템들에 동등하게 적용가능하다는 것이 용이하게 이해될 것이다. 따라서, 본 기술은 팬-아웃 상호연결 공정들에 대해서만 사용하기 위한 것으로서 제한되는 것으로 간주되어서는 안 된다. 본 개시내용은, 본 기술에 의해 개발되고 포괄될 수 있는 예시적인 구조들을 제공하기 전에 본 기술에 따른 구조들을 생성하기 위한 예시적인 공정을 논의할 것이다.
도 1은 본 기술의 일부 실시예들에 따른, 팬-아웃 상호연결 구조를 형성하는 방법(100)에서의 예시적인 동작들을 예시한다. 방법은, 열거된 동작들 전에 또는 그에 후속하는 부가적인 동작들을 포함할 수 있고, 또한, 방법 내에 부가적인 동작들을 포함할 수 있다. 방법(100)은, 동작(105)에서, 반도체 능동 디바이스 구조를 형성하는 단계를 포함할 수 있다. 반도체 능동 디바이스 구조는, 제1 기판 위에 놓이게 형성될 수 있고, 제1 전도성 접촉부들을 형성하는 것을 포함할 수 있다. 방법(100)은 또한, 동작(110)에서, 제2 기판 위에 놓이는 상호연결 구조를 형성하는 단계를 포함할 수 있다. 상호연결 구조는 제2 전도성 접촉부들을 포함할 수 있다.
동작(115)에서, 방법은, 제1 기판을 제2 기판과 접합시키는 단계를 포함할 수 있다. 동작(115)에서의 접합시키는 단계는, 나머지 도면들을 참조하여 설명될 바와 같은 다수의 방식들로 수행될 수 있고, 제1 전도성 접촉부들을 제2 전도성 접촉부들과 전기적으로 또는 기계적으로 결합시키는 단계를 포함할 수 있다. 방법(100)의 동작들을 수행함으로써, 전체 디바이스의 상호연결 구조가 반도체 능동 디바이스 구조의 측방향 치수들을 넘어 연장될 수 있다. 이러한 방식으로, 본 기술은 능동 디바이스 구조를 상호연결 구조로부터 분리시킬 수 있으며, 이는, 종래의 팬-아웃 기법들의 부가적인 재분배 층을 개발하는 대신 팬-아웃 상호연결 구조가 금속화 층들 그 자체로 형성될 수 있게 할 수 있다.
도 2a-2b를 참조하면, 본 기술의 일부 실시예들에 따라 형성되는 예시적인 기판들의 개략적인 단면도들이 도시된다. 도 2a는, 본 기술의 일부 실시예들에 따른 예시적인 반도체 능동 디바이스 구조(200)를 도시한다. 예시된 구조는 제한적인 것으로 의도되는 것이 아니라 본 기술에 의해 포괄되는 다양한 구조들의 양상들을 도시할 수 있다는 것이 이해되어야 한다. 도시된 바와 같이, 반도체 능동 디바이스 구조(200)는 제1 기판(205) 위에 형성될 수 있다. 제1 기판(205)은, 규소 함유 물질, 게르마늄 함유 물질, 또는 반도체 능동 디바이스 구조들이 위에 형성될 수 있는 임의의 다른 물질일 수 있다.
능동 디바이스 수준(210)은, 반도체 제조에서 형성될 수 있는 임의의 수의 물질 또는 구조를 포함할 수 있다. 예컨대, 능동 디바이스 수준(210)은, 아날로그 또는 디지털 구조들, 임의의 형태의 트랜지스터 구조들, 임의의 형태의 메모리 구조들을 포함할 수 있고, 반도체 제조에서 형성되는 임의의 2차원 또는 3차원 구조를 포함할 수 있다. 따라서, 능동 디바이스 수준(210)은, 어떠한 특정 물질들도 예시되어 있지는 않지만, 단지 제1 기판(205) 위에 형성될 수 있는 구조들의 그룹을 나타낸다. 통상의 기술자에 의해 이해될 바와 같이, 임의의 수의 물질이 이러한 층 내에 포함될 수 있다는 것이 이해되어야 한다. 유사하게, 능동 디바이스 층(210)은, 능동 디바이스 층(210)에 의해 포괄될 수 있는 일부 능동 구조들의 두께를 나타내지 않을 수 있다. 예컨대, 2차원 트랜지스터 구조들은 비교적 얇은 단면을 가질 수 있지만, 3차원 메모리 구조들은 많은 적층식 수준들을 가질 수 있다. 이것과는 관계없이, 프론트-엔드 처리 동작들에서 개발될 수 있는 바와 같이, 이들 또는 임의의 다른 반도체 활성 물질들 중 임의의 것이 능동 디바이스 층(210)에 의해 포괄된다.
반도체 능동 디바이스 구조(200)는 또한, 반도체 능동 디바이스 층(210) 위에 놓이는 금속화 층(215)을 포함할 수 있다. 많은 상이한 반도체 구조들에서, 구조화된 층들에 금속화가 형성되어 기판(205) 위에 형성된 다양한 구성요소들을 상호연결시킬 수 있다. 금속화는, 수직으로 적층된, 층간 유전체 또는 일부 다른 절연성 물질과 같은 유전체 물질(218)의 일련의 층들을 포함할 수 있다. 유전체 물질들의 층들 내에는, 임의의 수의 방식으로 반도체 활성 층(210)의 양상들에 전력을 공급하기 위한 전도성 경로들을 제공하도록 다양한 와이어들 및 비아들에 형성되는 전도성 물질(216)이 있을 수 있다. 금속화 층들은, 구리, 텅스텐, 코발트, 또는 반도체 상호연결부 형성에 사용될 수 있는 임의의 다른 전도성 물질들을 포함하는 임의의 수의 금속 또는 전도성 물질을 포함할 수 있다.
금속화 층(215)은, 반도체 능동 디바이스 구조(200)의 일부로서 형성되는 임의의 수의 금속 층을 포함할 수 있다. 예컨대, 통상의 기술자에 의해 이해될 바와 같이, 능동 디바이스 층(210)의 복잡도 및 레이아웃에 따라, 다수의 기저 금속 층들이 형성될 수 있다. 예컨대, 예시적인 반도체 능동 디바이스 구조들은, 상호연결 구조들에 따라 각각의 층 내에 상이한 패턴들로 배치되는, 전도성 물질(216)을 갖는 약 1개 이상, 약 2개 이상, 약 3개 이상, 약 4개 이상, 약 5개 이상, 약 6개 이상, 약 7개 이상, 약 8개 이상, 약 9개 이상, 약 10개 이상, 약 12개 이상, 약 15개 이상, 또는 그 초과의 유전체 물질(218) 층들을 포함할 수 있다. 금속화 층(215)은 이러한 층들 중 임의의 하나 이상의 층을 포함할 수 있다는 것이 이해되어야 한다.
많은 백-엔드 제조 공정들에서, 금속화는, 상호연결 배선의 초기 금속 층들, 중간 층들, 반-전역 층들, 및 전역 층들로 통상적으로 지칭되는 그룹들로 형성된다. 종종, 이러한 층들은, 이들이 능동 디바이스 층으로부터 연장됨에 따라 두께가 증가한다. 종래의 제조에서, 이러한 층들은 각각 이전 층 위에 놓이게 형성되는 한편, 모든 층이 능동 디바이스 층 또는 기판 구역의 풋프린트 내에 유지된다. 디바이스 크기가 축소되고 디바이스 레이아웃들의 복잡도가 증가함에 따라, 이러한 상호연결부들은 점점 더 많은 층들을 통해 서로 점점 더 가깝게 형성될 수 있다. 팬-아웃 상호연결 설계들은 종종, 웨이퍼 수준 패킹 범핑 또는 볼 그리드 어레이들에 대한 랜딩들을 어렵게 하는 전역 배선의 매우 근접함으로 인해 구현된다. 그러나, 앞서 논의된 바와 같이, 이러한 종래의 팬-아웃 상호연결 구조들은 종종, 재분배 층들로 통상적으로 지칭되는, 이러한 스테이지에서 능동 디바이스 층들의 풋프린트를 넘어서만 연장되는 수 개의 더 많은 금속 층들을 형성한다.
본 기술은, 최종 전역 층들에 도달하기 전에 수직 상호연결 형성 구조를 중단시킴으로써 이러한 문제들을 극복할 수 있다. 상이한 구조들은 상이한 수의 금속 층을 포함할 수 있기 때문에, 본 기술은 능동 디바이스 층(210) 위에 놓이는 금속화 층(215) 내에 하나 이상의 금속 또는 중간 층을 형성할 수 있다. 일부 실시예들에서, 기판(205) 상의 금속화 층들은, 금속 층들이 형성된 후에 중간 층들이 순차적으로 후속되는 표준 공정으로 형성될 수 있다. 일부 실시예들에서, 상호연결부들의 반-전역 및/또는 전역 층들이 또한 구조 위에 놓이게 형성될 수 있지만, 다른 실시예들에서, 이러한 층들은 반도체 능동 디바이스 구조 내에 포함되지 않을 수도 있다.
능동 디바이스 층 위에 놓이게 형성되는 금속 층들의 수는 형성되는 구조들, 요구되는 금속 층들의 수, 및 다른 파라미터들에 기반하여 변할 수 있지만, 층들은 특정 파라미터들에 따른 수준으로 형성될 수 있다. 예컨대, 일부 실시예들에서, 금속화는, 형성된 비아들이 약 200 nm 이상, 약 500 nm 이상, 약 750 nm 이상, 약 1 ㎛ 이상, 약 2 ㎛ 이상, 약 3 ㎛ 이상, 약 4 ㎛ 이상, 약 5 ㎛ 이상, 약 6 ㎛ 이상, 또는 그 초과의 직경에 의해 특성화되는 수준으로 형성될 수 있다. 이는, 예컨대, 아래에 설명될 바와 같이, 피킹 및 배치(pick-and-place) 장비의 정밀도 및 정확성에 기반할 수 있다. 부가적으로, 금속화 층(215)에 포함된 금속화의 수준들의 수는 다른 인자들, 이를테면, 능동 디바이스 층의 풋프린트 내에 용이하게 형성될 수 있는 층들의 수에 기반할 수 있다.
나머지 상호연결 층들은, 도 2b에 예시된 바와 같이 별개의 기판 상에 형성될 수 있다. 도면에 도시된 바와 같이, 상호연결 구조(250)는, 기판(205) 위에 형성된 능동 디바이스 구조들과 별개로 기판(255) 위에 놓이게 형성될 수 있다. 기판(255)은 팬-아웃 상호연결 웨이퍼일 수 있고, 유리 또는 캐리어 물질들을 포함하는 임의의 수의 상이한 물질, 기판(205)과 유사한 웨이퍼들 또는 기판들, 또는 다른 전도성 기판들, 이를테면, 인터포저들, 또는 구조를 통해 형성되는 전도성 물질들을 갖는 다른 기판들을 포함할 수 있으며, 여기서, 웨이퍼 수준 패키징, 이를테면, 땜납 범프들이 기판(255)의 후면측과 직접 결합될 수 있다. 기판(255)의 대향하는 측 위에 놓이는 것은, 반도체 능동 디바이스 구조(200)에 대한 상호연결 구조의 나머지일 수 있다.
상호연결 구조(250)는, 능동 디바이스 구조에 대한 전도성 경로들을 생성하기 위한 패턴들로 배치되는 전도성 물질(265)을 갖는, 층간 유전체 물질 또는 다른 절연성 물질들과 같은 유전체 물질(260)의 다수의 상호연결 층들을 포함할 수 있다. 상호연결 구조는 종래의 형성과 비교하여 역으로 형성될 수 있다. 예컨대, 기판(255) 바로 위에 놓이는 것은 최상위 전역 상호연결 배선일 수 있고, 이는, 다수의 층들(270), 그에 후속되는 반-전역 층들(275), 및 중간 층들(280)을 포함할 수 있다. 상호연결 구조(250)는 초기 금속 층들 중 임의의 것을 또한 포함할 수 있거나, 금속 층들 및/또는 중간 층들 중 일부가 기판(205) 위의 능동 디바이스 구조(200)와 기판(255) 위의 상호연결 구조 사이에 분할될 수 있다. 이러한 역 공정에서, 전역 배선은 반-전역 배선 전에 형성될 수 있고, 반-전역 배선은 중간 배선이 포함되는 경우 그 전에 형성될 수 있고, 중간 배선은 초기 금속 층들이 포함되는 경우 그 전에 형성될 수 있다.
팬-아웃 상호연결 웨이퍼일 수 있는 기판(255)은, 기판(205)과 유사하게 크기가 정해지지 않을 수 있다. 예컨대, 실시예들에서, 기판(255)은 기판(205)보다 더 크거나 더 작을 수 있고, 이는, 종래의, 활성 층들 위의 엄격하게 수직인 상호연결부 형성과 비교하여, 구조 크기들에서의 증가 또는 감소를 허용할 수 있다. 기판(255)은 기판(205)보다 적어도 약 5 % 더 클 수 있고, 일부 실시예들에서, 기판(255)은, 기판(205)보다 적어도 약 10 % 더 크거나, 적어도 약 20 % 더 크거나, 적어도 약 30 % 더 크거나, 적어도 약 40 % 더 크거나, 적어도 약 50 % 더 크거나, 적어도 약 60 % 더 크거나, 적어도 약 70 % 더 크거나, 적어도 약 80 % 더 크거나, 적어도 약 90 % 더 크거나, 적어도 약 100 % 더 크거나, 적어도 약 200 % 더 크거나, 또는 그보다 더 클 수 있다. 예컨대, 아래에 추가로 논의될 바와 같이, 일부 실시예들에서, 다수의 반도체 능동 디바이스 구조들이 단일 상호연결 구조(250)와 접합되어, 이를테면, 시스템-인-패키지 구조들 또는 다른 다중-구성요소 디바이스들을 생성할 수 있다. 따라서, 기판(255)은, 주어진 최종 디바이스에 대해 요구되는 다수의 구조들을 수용하기 위한 임의의 크기일 수 있다. 구조들(200 및 250) 중 하나 또는 둘 모두의 구조의 최상위 또는 노출된 층은, 구조(200)가 구조(250)와 결합되는 접합 동작(115)을 수용하도록 형성될 수 있다. 예컨대, 구조(200)의 최상위 층은 제1 전도성 접촉부들을 포함할 수 있고, 구조(250)의 최상위 층은 제2 전도성 접촉부들을 포함할 수 있다. 후속하는 도면들은, 예시적인 제1 및 제2 전도성 접촉부들뿐만 아니라 예시적인 결합 공정들을 설명할 것이다.
도 3a-3d는, 본 기술의 일부 실시예들에 따라 개발된 예시적인 상호연결 구조(300)의 개략적인 단면도들을 도시한다. 상호연결 구조(300)는, 앞서 논의된 상호연결 구조(250)의 구조들 또는 층들 중 임의의 것을 포함할 수 있고, 다수의 능동 디바이스 구조들에 대한 결합을 포함할 수 있다. 단일 구조가 설명될 것이지만, 상호연결 구조(300)는, 각각이 능동 디바이스 구조를 또는 단일 능동 디바이스 구조의 특정 제1 전도성 접촉부를 수용하도록 구성되는 수십, 수백, 수천, 수백만 또는 더 많은 수의 그러한 구조들을 포함할 수 있다는 것이 이해되어야 한다. 상호연결 구조(300)는, 앞서 설명된 바와 같이 역 상호연결 구조(310)가 유전체 물질(315)을 통해 위에 형성될 수 있는 기판(305)을 포함할 수 있다. 기판의 유형, 및 기판(305)이 최종 디바이스 구조 내에 포함되도록 의도되는지 여부에 따라, 부가적인 층(307)이 기판(305)의 부착 및 제거를 위해 포함될 수 있다. 일부 실시예들에서, 이를테면, 앞서 논의된 바와 같이, 볼 그리드 어레이 또는 다른 웨이퍼 수준 패키징이 기판(305)의 후면측 상에서 수행되는 경우, 층(307)이 포함되지 않을 수 있다.
도 3a에 예시된 바와 같이, 상호연결 구조(300)는, 제1 전도성 접촉부를 갖는 능동 디바이스 구조를 수용하도록 구성되는 제2 전도성 접촉부로서 리셉터클을 포함할 수 있다. 제2 전도성 접촉부는, 기판(305)에 인접하거나 그에 결합된 제2 표면에 대향하는, 상호연결 구조(300)의 제1 표면에서 유전체 물질(315)을 통해 정의되는 비아(320)이거나 그를 포함할 수 있다. 일부 실시예들에서, 부가적인 유전체 물질(315) 층이 배선 또는 상호연결부 물질(310)의 최상위 수준 위에 놓이게 형성될 수 있다. 비아는, 습식 식각들, 건식 식각들, 반응성-이온 식각, 또는 비아(320)를 생성하는 데 사용될 수 있는 다른 식각 또는 제거 동작들을 포함하는 임의의 수의 공정으로 식각될 수 있다. 비아(320)는, 상호연결 구조(310)의 최상부 층에 액세스하기 위해 형성될 수 있다. 일부 실시예들에서, 상호연결 구조(300)의 표면에 걸쳐 복수의 비아들이 형성될 수 있는데, 이는, 다수의 제2 전도성 접촉부들을 제공할 수 있다. 비아(320)는, 직선 측벽들을 포함하는 임의의 수의 형상에 의해 특성화될 수 있다. 예시된 바와 같은 일부 실시예들에서, 비아(320)는 테이퍼링된 액세스(322)에 의해 특성화될 수 있으며, 이는, 비아(320)에 대해 모따기된 또는 경사진 가장자리이거나 그를 포함할 수 있다. 아래에 논의될 바와 같이, 테이퍼링된 액세스(322)는, 접합 공정 동안 능동 디바이스 구조를 위치시키기 위한 컴플라이언스(compliance)를 제공할 수 있다. 테이퍼링된 액세스(322)는, 상호연결 구조(300)의 제1 표면으로부터, 이를테면, 유전체 물질(315)을 통해 정의될 수 있으며, 비아(320)를 통해 부분적으로 또는 완전히 연장될 수 있다.
일단 복수의 비아들(320)이 형성되면, 도 3b에 예시된 바와 같이, 상호연결 구조(300)에 걸쳐 전도성 라이너(325)가 형성될 수 있다. 전도성 라이너(325)는, 상호연결부 물질과 동일한 물질일 수 있거나, 일부 실시예들에서는 상이할 수 있다. 예컨대, 전도성 라이너(325)는, 앞서 언급된 금속들뿐만 아니라, 능동 디바이스 구조와 상호연결 구조(300) 사이의 전달을 용이하게 할 수 있는 다른 전도성 물질들 중 임의의 것일 수 있다. 일단 라이너가 증착되면, 도 3c에 예시된 바와 같이, 상호연결 구조(300)의 제1 표면에 걸쳐 라이너 위에 전도성 충전재(330)가 증착될 수 있다. 전도성 충전재(330)는 임의의 수의 물질일 수 있고, 일부 실시예들에서는, 비교적 낮은 용융점에 의해 특성화되는 전도성 물질일 수 있다. 예컨대, 전도성 충전재(330)는, 상호연결 구조의 비아들(320) 내의 능동 디바이스의 제1 전도성 접촉부들을 접합 또는 접착시키도록 용융될 수 있는 땜납 또는 다른 물질일 수 있다. 예시적인 실시예들에서, 전도성 충전재(330)는, 납, 주석, 또는 약 200 ℃ 이하의 용융점에 의해 특성화되는 물질을 제공하기 위한 일부 다른 물질 또는 물질들의 세트를 포함할 수 있다. 일부 실시예들에서, 전도성 충전재는, 약 180 ℃ 이하, 약 160 ℃ 이하, 약 140 ℃ 이하, 약 120 ℃ 이하, 약 100 ℃ 이하, 약 80 ℃ 이하, 약 60 ℃ 이하, 약 50 ℃ 이하, 또는 그 미만의 용융점에 의해 특성화될 수 있다.
일부 실시예들에서, 전도성 충전재(330)는 제2 전도성 접촉부들일 수 있거나 그의 일부일 수 있는데, 그 이유는, 전도성 충전재가 능동 디바이스 구조와 상호연결 구조 사이의 금속화와 직접 접촉하거나, 결합되거나, 접착되거나, 또는 다른 방식으로 접합되는 물질일 수 있기 때문이다. 전도성 충전재(330)는, 접합 동작 동안 비아들(320)로부터 벗어나는 전도성 충전재(330)의 유동을 제한하거나 방지하기 위해, 실시예들에서, 비아들(320)을 완전히 충전하지는 않을 수 있다. 따라서, 일부 실시예들에서, 전도성 충전재(330)는 비아들(320)을 부분적으로만 충전할 수 있다. 전도성 라이너(325) 및 전도성 충전재(330)는, 예컨대, 화학 또는 물리 증착, 도금, 또는 전기적-기반 증착 기법들을 포함하는 임의의 수의 알려진 동작에 의해 형성 또는 증착될 수 있다. 일단 전도성 충전재가 비아들(320) 내에 증착 또는 형성되면, 도 3d에 예시된 바와 같이, 화학적 기계적 연마와 같은 연마 동작이 수행되어 상호연결 구조의 제1 표면으로부터 전도성 충전재(330) 또는 라이너(325) 중 하나 또는 둘 모두가 제거될 수 있다. 연마 동작을 수행함으로써, 후속 디바이스 접합에 대해 실질적으로 평탄한 표면이 제공될 수 있다. 일단 전도성 충전재가 복수의 비아들(320) 내에 형성되면, 상호연결 구조는, 복수의 비아들(320)과 유사한 패턴으로 부가적인 전도성 연장부들을 갖는 능동 디바이스 구조를 수용하는 것이 가능할 수 있다.
도 4a-4f는 본 기술의 일부 실시예들에 따른 예시적인 능동 디바이스 구조(400)의 개략적인 단면도들을 도시한다. 능동 디바이스 구조(400)는, 앞서 설명된 능동 디바이스 구조(200)와 유사할 수 있다. 예컨대, 능동 디바이스 구조(400)는, 도 4a에 예시된 바와 같이 능동 디바이스 층(410)이 위에 형성될 수 있는 기판(405)을 포함할 수 있다. 앞서 논의된 바와 같이, 능동 디바이스 층(410)은, 임의의 수의 반도체 구조이거나 그를 포함할 수 있다. 하나 이상의 금속화 층(415)이 능동 디바이스 층(410) 위에 놓이게 형성될 수 있거나, 임의의 수의 금속 또는 중간 금속 층을 포함할 수 있다. 구조가 연마되어 평탄한 구조가 생성될 수 있다. 특정 상호연결 금속 구조의 후속 형성에 있어서, 도 4b에 예시된 바와 같이, 층간 유전체(420)와 같은 유전체 물질이 상호연결부 물질(425) 위로 연장될 수 있다.
도 4c에 도시된 바와 같이, 희생 층(430)이 유전체(420) 위에 놓이게 형성될 수 있다. 희생 층(430)은, 포토레지스트, 유전체, 또는 패터닝될 수 있는 일부 다른 물질일 수 있다. 패턴이 희생 층(430)에 적용될 수 있고, 도 4d에 예시된 바와 같이, 희생 층(430) 및 아래에 놓인 유전체 물질(420)을 통해 다수의 비아들(435)이 형성될 수 있다. 단일 비아만이 예시되지만, 다수의 위치들에서 비아들(435)이 상호연결부 물질(425)에 액세스할 수 있다. 부가적인 전도성 물질이 비아들 내에 증착되어, 도 4e에 도시된 바와 같이, 능동 디바이스 구조로부터 연장되는 복수의 전도성 연장부들(440) 또는 스터드들이 생성될 수 있다. 실시예들에서, 전도성 스터드들은, 다른 도면들과 관련하여 설명된 바와 같이, 상호연결 웨이퍼 상에 형성된 리셉터클들 또는 접촉 랜딩들의 패턴에 대응하여 형성될 수 있다. 전도성 연장부들(440)은, 상호연결부 물질(425)과 동일한 물질일 수 있거나 일부 실시예들에서는 상이한 전도성 물질일 수 있고, 앞서 설명된 물질들 중 임의의 물질일 수 있다.
증착 또는 형성은, 사용되는 물질에 따라 다수의 동작들을 포함할 수 있다. 하나의 비-제한적인 예로서, 일 실시예에서는 구리 연장부들이 형성될 수 있지만, 임의의 다른 전도성 금속 또는 물질이 유사하게 사용될 수 있다. 비아(435)를 금속으로 충전하기 위해 전기화학 증착이 수행되기 전에, 금속 라이너가 먼저 비아(435) 내에 형성될 수 있다. 이어서, 화학적 기계적 연마 동작이 수행되어 능동 디바이스 구조의 표면을 평탄화하고 디바이스 구조의 표면으로부터 잔류 물질을 제거할 수 있다. 이는 또한, 능동 디바이스의 표면에 걸쳐 형성되는 복수의 전도성 연장부들(440)에 대해 실질적으로 균일한 높이를 생성하는 것을 도울 수 있으며, 능동 디바이스의 표면은, 수십, 수백, 또는 수천 개의 그러한 전도성 연장부들(440)을 포함할 수 있다. 일단 전도성 연장부들이 형성되면, 도 4f에 예시된 바와 같이, 희생 물질(430)이 제거되어, 기판(405)과 접촉하는 표면에 대향하는 능동 디바이스 구조의 제1 표면으로부터 연장되는 복수의 연장부들(440)이 노출될 수 있다.
능동 디바이스 구조 및 상호연결 구조의 형성뿐만 아니라 제1 전도성 접촉부들 및 제2 전도성 접촉부들의 형성 후에, 2개의 구조들이 접합될 수 있다. 도 5a-5b는, 본 기술의 실시예들에 따른 예시적인 팬-아웃 상호연결 구조들의 개략적인 단면도들을 예시한다. 도면들은, 구조들(300 및 400)과 같은 구조들을 포함하지만, 본 기술 전반에 걸쳐 설명된 임의의 다른 구조들이 유사하게 포괄된다. 도 5a는, 반도체 능동 디바이스 구조(400)가 반전되어 상호연결 구조(300)와 접합될 수 있는 제1 팬-아웃 상호연결 구조(500)를 예시한다. 도시된 바와 같이, 전도성 연장부들(440)은 전도성 충전재(330)와 접촉하도록 비아들(320) 내에 위치될 수 있다. 일부 실시예들에서, 능동 디바이스들의 배치는 자동화된 공정의 일부일 수 있다. 능동 디바이스 구조들은, 예컨대, 각각의 전도성 연장부(440)가 대응하는 비아(320)와 적절하게 정렬되도록 능동 디바이스를 적절하게 배향시키기 위해 피킹 및 배치 기계에 의해 활용될 수 있는 정렬 마크들을 포함할 수 있다. 제조 툴들의 정확성의 한계들 때문에, 비아들(320)은, 전도성 연장부들에 걸친 직경 또는 측방향 거리보다 더 큰 측벽들 사이의 직경 또는 측방향 거리에 의해 특성화될 수 있다. 예컨대, 비아들(320)의 직경은 전도성 연장부들(440)의 직경보다 적어도 약 5 % 더 클 수 있고, 일부 실시예들에서, 비아들의 직경은 전도성 연장부들(440)의 치수들에 따라 적어도 약 10 % 더 크거나, 적어도 약 20 % 더 크거나, 적어도 약 30 % 더 크거나, 적어도 약 40 % 더 크거나, 적어도 약 50 % 더 크거나, 적어도 약 60 % 더 크거나, 적어도 약 70 % 더 크거나, 적어도 약 80 % 더 크거나, 적어도 약 90 % 더 크거나, 적어도 약 100 % 더 크거나, 적어도 약 150 % 더 크거나, 적어도 약 200 % 더 크거나, 또는 그보다 더 클 수 있다.
일단 능동 디바이스(400)가 상호연결 구조(300) 내에 적절하게 위치되면, 전도성 충전재(330)를 용융시키기 위해 가열 동작이 수행될 수 있다. 일단 용융되면, 전도성 충전재는, 전도성 연장부들(440)과의 3차원의 360° 결합을 제공하도록 전도성 연장부들(440) 주위로 유동하거나 리플로우(reflow)할 수 있으며, 이는, 능동 디바이스를 전도성 충전재를 통해 상호연결 디바이스와 전기적으로 결합시킬 수 있다. 부가적인 이점으로서, 전도성 충전재(330)가 용융될 때, 액체 물질의 표면 장력은 능동 디바이스를 제 위치로 적절하게 견인하고 능동 디바이스의 임의의 오정렬을 조정하는 것을 도울 수 있다. 비아들(320)의 테이퍼링된 액세스는 또한, 능동 디바이스 위치결정의 변위 오차를 수용하여 구조들에 대한 손상을 피할 수 있다. 이는 또한, 비아들(320) 내에서의 능동 디바이스의 안착을 용이하게 할 수 있다. 능동 디바이스는, 실시예들에서, 상호연결 구조에 대해 완전히 안착되거나 그렇지 않을 수 있다. 예컨대, 유전체 물질들의 직접 접촉이 발생할 수 있지만, 일부 실시예들에서, 2개의 구조의 2개의 유전체 물질 사이에 갭이 유지될 수 있다.
도 5b는, 디바이스(550)를 생성하기 위해 제2 능동 디바이스(400b)를 상호연결 구조(300)에 결합시키는 것을 예시한다. 제2 능동 디바이스(400b)는 제1 능동 디바이스(400a)와 동일하거나 상이할 수 있고, 제2 능동 디바이스(400b)는 제3 기판(405b) 위에 형성되는 구조를 포함할 수 있고, 부가적인 전도성 연장부들(440b)일 수 있는 제4 전도성 접촉부들을 갖는다. 예시된 바와 같이, 상호연결 구조(300)는, 제2 능동 디바이스(400b)의 대응하는 전도성 연장부들에 대해 패터닝된 제3 전도성 접촉부들로서 부가적인 비아들을 포함할 수 있다. 일부 실시예들에서, 어느 것이든 능동 디바이스 구조(400)는 앞서 언급된 반도체 구조들 중 임의의 것일 수 있고, 상호연결 구조(300)는, 시스템-인-패키지 설계들을 포함하는 다수의 최종 디바이스들을 생성하기 위해 임의의 수의 그러한 능동 디바이스를 수용하도록 구성될 수 있다. 일단 능동 디바이스들이 배치되면, 전도성 충전재(330)의 리플로우가 수행되어 능동 디바이스들을 상호연결 구조에 결합시키고 상호연결 구조 내에 안착시킬 수 있다.
도 5a 및 도 5b 둘 모두에 예시된 바와 같이, 상호연결 구조(300)는 능동 디바이스들보다 더 큰 풋프린트 상에 형성될 수 있으며, 이는, 팬-아웃 상호연결 구조에서, 상호연결부들이 풋프린트를 넘어 연장될 수 있게 할 수 있다. 종래의 팬-아웃 구조들과 달리, 예시된 구조들은 재분배 층들을 포함하지 않을 수 있으며, 이는, 디바이스에 대해 형성되는 전체 금속 층 수를 감소시킬 수 있다. 이는, 전도성 경로 길이를 감소시키고, 라인 저항을 감소시키고, 전체 성능을 개선할 수 있다. 에폭시 물질들이 또한 구조에 제한되거나 포함되지 않을 수 있으며, 이는, 물질들의 열 성능의 불일치들을 감소시키거나 제한할 수 있다. 부가적으로, 능동 디바이스들의 테스팅이 제조 동안 조기에 수행될 수 있어서, 추가적인 금속화 또는 상호연결부 형성 전에 적절한 기능성이 보장된다. 더욱 많은 이점들은, 수행 동안의 열 차이들에 대한 컴플라이언스를 포함할 수 있다. 예컨대, 능동 디바이스들은 동작 동안 열이 증가하여 능동 디바이스 구조(400)의 팽창 또는 움직임을 야기할 수 있다. 능동 디바이스 구조들(400)과 상호연결 구조들(300) 사이에 수직 오프셋을 유지함으로써, 열 팽창 및 변형이 전도성 연장부들에 의해 흡수될 수 있으며, 이는, 전체 디바이스 구조에 대한 전단력 없이 전도성 연장부들에 의한 변형을 허용할 수 있다.
도 6a-6b는, 본 기술의 일부 실시예들에 따라 개발된 예시적인 상호연결 구조(600)의 개략적인 단면도들을 도시한다. 구조(600)는, 앞서 설명된 상호연결 구조(300)의 물질들 중 임의의 물질을 포함할 수 있지만, 제2 전도성 접촉부들의 대안적인 구성을 도시할 수 있다. 예컨대, 도 6a에 예시된 바와 같이, 전도성 연장부들이 배치될 수 있는 리셉터클들을 형성하는 대신, 구조(600)는, 기판(605)에 인접하거나 그와 결합된 제2 표면에 대향하는, 상호연결 구조의 제1 표면을 따라, 접촉 랜딩들(610)을 형성할 수 있다. 접촉 랜딩들(610)은, 임의의 알려진 기법들에 의해 형성될 수 있고 앞서 설명된 유사한 동작들을 포함할 수 있다. 접촉 랜딩들(610)은 제1 표면으로 연장되는 충전된 비아들일 수 있거나, 배치 오차를 수용하도록 더 큰 접촉 영역을 생성하기 위해, 예시된 바와 같이 측방향으로 연장되는 접촉 패드들을 가질 수 있다. 일부 실시예들에서, 접촉 랜딩들은, 대응하는 전도성 연장부의 직경들보다 더 큰 직경에 의해 특성화될 수 있다. 접촉 랜딩들(610)은 제1 표면과 동일 평면 상에 있을 수 있고, 복수의 랜딩들에 걸친 수직 균일성을 보장하기 위해 연마 동작으로 형성 또는 마감되었을 수 있다.
도 6b는, 전도성 연장부들(620)이 상호연결 구조의 제1 표면을 넘어 연장되게 형성되는 부가적인 구성을 예시한다. 전도성 연장부들(620)은, 앞서 설명된 전도성 연장부들(440)과 유사한 공정에 의해 형성될 수 있다. 부가적인 실시예들에서, 어느 것이든 전도성 연장부들의 세트는, 상호연결 구조 내의 충전된 비아들로부터 유전체를 함몰되게 하도록 선택적 식각을 수행함으로써 형성될 수 있다.
도 7은, 본 기술의 실시예들에 따른 예시적인 팬-아웃 상호연결 구조(700)의 개략적인 단면도를 예시한다. 팬-아웃 상호연결 구조(700)는, 능동 디바이스 구조(400)의 전도성 연장부들(440)이 상호연결 구조(600)의 전도성 연장부들(620)과 접합되는 부가적인 접합 동작을 예시할 수 있다. 연장부들은 다수의 방식들로 접합될 수 있다. 예컨대, 2개의 구조를 접합시키기 위해 2개의 전도성 연장부 사이에 미세 범프들이 형성될 수 있다. 부가적으로, 2개의 전도성 연장부는 직접 결합되거나 함께 접착될 수 있다. 예컨대, 일단 능동 디바이스 구조(400)가 상호연결 구조(600) 상에 배치되면, 전도성 연장부들은, 전체 팬-아웃 상호연결 구조(700)를 완성하기 위해, 압력 및/또는 진동이 사용되어 2개의 전도성 연장부 사이에 접착 접합을 생성할 수 있는 초음파 접착 공정으로 접착될 수 있다. 구조들(500 및 700)은 단지 본 기술에 의해 포괄되는 결합 방식들의 예들이며, 다른 접합 동작들이 유사하게 수행될 수 있다는 것이 이해되어야 한다. 본 기술의 실시예들에 따라 상호연결 구조를 능동 디바이스 구조로부터 분리시킴으로써, 팬-아웃 구조들에는 종래의 구조들에 비해 우수한 성능 및 감소된 열적 결함들이 제공될 수 있다.
앞선 설명에서, 본 기술의 다양한 실시예들의 이해를 제공하기 위해서 다수의 세부사항들이 설명의 목적들을 위해 기재되었다. 그러나, 특정 실시예들은 이러한 세부사항들 중 일부가 없이, 또는 부가적인 세부사항들과 함께 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
수 개의 실시예들이 개시되었지만, 실시예들의 사상으로부터 벗어나지 않으면서 다양한 수정들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 관련 기술분야의 통상의 기술자들에 의해 인지될 것이다. 부가적으로, 본 기술을 불필요하게 불명료하게 하는 것을 피하기 위해, 다수의 잘 알려진 공정들 및 요소들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되어서는 안 된다.
값들의 범위가 제공되는 경우, 맥락이 명확히 다르게 지시하지 않는 한, 그 범위의 상한과 하한 사이에서 하한의 단위의 최소 분율까지, 각각의 중간 값이 또한 특정적으로 개시된다는 것이 이해된다. 언급된 범위의 임의의 언급된 값들 또는 언급되지 않은 중간 값들과 그 언급된 범위의 임의의 다른 언급된 또는 중간 값 사이의 임의의 더 좁은 범위가 포함된다. 그러한 더 작은 범위들의 상한 및 하한은 독립적으로 범위 내에 포함되거나 제외될 수 있고, 더 작은 범위들에 한계치들 중 어느 하나가 포함되거나, 한계치들 중 어느 한계치도 포함되지 않거나, 한계치들 둘 모두가 포함되는 각각의 범위가 또한 언급된 범위에서의 임의의 특정적으로 제외된 한계치를 조건으로 본 기술 내에 포함된다. 언급된 범위가 한계치들 중 하나 또는 둘 모두를 포함하는 경우, 그 포함된 한계치들 중 어느 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
본원에서 그리고 첨부된 청구항들에서 사용되는 바와 같이, 맥락이 명확히 달리 지시하지 않는 한, 단수 형태들은 복수의 참조들을 또한 포함한다. 따라서, 예컨대, "층"에 대한 참조는 복수의 그러한 층들을 포함하고, "물질"에 대한 참조는 하나 이상의 전구체 및 관련 기술분야의 통상의 기술자들에게 공지된 그의 등가물들 등에 대한 참조를 포함한다.
또한, "포함한다", "포함", "함유한다", "함유", "구비한다" 및 "구비"라는 단어들이 본 명세서 및 다음의 청구항들에서 사용될 때, 언급된 특징들, 정수들, 구성요소들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징, 정수, 구성요소, 동작, 작용, 또는 그룹의 존재 또는 부가를 배제하지 않는다.

Claims (15)

  1. 팬-아웃 상호연결 구조를 형성하는 방법으로서,
    제1 기판 위에 놓이는 반도체 능동 디바이스 구조를 형성하는 단계 ― 상기 반도체 능동 디바이스 구조는 제1 전도성 접촉부들을 포함함 ―;
    제2 기판 위에 놓이는 상호연결 구조를 형성하는 단계 ― 상기 상호연결 구조는 제2 전도성 접촉부들을 포함함 ―; 및
    상기 제1 기판을 상기 제2 기판과 접합시키는 단계 ― 상기 접합시키는 단계는, 상기 제1 전도성 접촉부들을 상기 제2 전도성 접촉부들과 결합시키는 단계를 포함하고, 상기 상호연결 구조는, 상기 반도체 능동 디바이스 구조의 측방향 치수들을 넘어 연장됨 ― 를 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  2. 제1항에 있어서,
    상기 반도체 능동 디바이스 구조는, 반도체 능동 디바이스 층들 위에 놓이는 금속화 층을 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  3. 제1항에 있어서,
    상기 상호연결 구조는, 복수의 유전체 물질 층들 내에 형성되는 전역 상호연결부들을 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  4. 제3항에 있어서,
    상기 상호연결 구조는, 최종 전역 상호연결 층이 반-전역(semi-global) 또는 중간 상호연결 층 전에 형성되는 역 공정으로 형성되는, 팬-아웃 상호연결 구조를 형성하는 방법.
  5. 제1항에 있어서,
    상기 제1 전도성 접촉부들은, 상기 제1 기판에 인접한 제2 표면에 대향하는, 상기 반도체 능동 디바이스 구조의 제1 표면으로부터 연장되는, 복수의 전도성 스터드(stud)들을 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  6. 제5항에 있어서,
    상기 제2 기판과 결합된 제2 표면에 대향하는, 상기 상호연결 구조의 제1 표면은, 복수의 액세스 비아들을 정의하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  7. 제6항에 있어서,
    각각의 액세스 비아는, 상기 상호연결 구조의 제1 표면으로부터의 테이퍼에 의해 특성화되는, 팬-아웃 상호연결 구조를 형성하는 방법.
  8. 제7항에 있어서,
    상기 각각의 액세스 비아는 전도성 라이너를 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  9. 제8항에 있어서,
    상기 제2 전도성 접촉부들은, 상기 복수의 액세스 비아들 내에 포함된 전도성 충전재를 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  10. 제9항에 있어서,
    상기 접합시키는 단계는,
    상기 복수의 액세스 비아들 내에 포함된 상기 전도성 충전재를 상기 복수의 전도성 스터드들과 접촉시키는 단계; 및
    상기 전도성 충전재를 상기 전도성 스터드들과 전기적으로 결합시키기 위해 상기 전도성 충전재가 용융되어 상기 전도성 스터드들 주위로 유동하게 하도록 상기 전도성 충전재를 가열하는 단계를 더 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  11. 제5항에 있어서,
    상기 제2 전도성 접촉부들은, 상기 제2 기판과 결합되는 제2 표면에 대향하는, 상기 상호연결 구조의 제1 표면을 따라 정의되는, 복수의 전도성 랜딩(landing)들을 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  12. 제11항에 있어서,
    상기 접합시키는 단계는, 상기 복수의 전도성 스터드들을 상기 복수의 전도성 랜딩들에 접착시키는 단계를 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  13. 제1항에 있어서,
    상기 상호연결 구조는 제3 전도성 접촉부들을 포함하고,
    상기 방법은,
    제3 기판 위에 놓이는 제2 반도체 능동 디바이스 구조를 형성하는 단계 ― 상기 제2 반도체 능동 디바이스 구조는 제4 전도성 접촉부들을 포함함 ―; 및
    상기 제3 기판을 상기 제2 기판과 접합시키는 단계 ― 상기 접합시키는 단계는, 상기 제4 전도성 접촉부들을 상기 제3 전도성 접촉부들과 결합시키는 단계를 포함함 ― 를 더 포함하는, 팬-아웃 상호연결 구조를 형성하는 방법.
  14. 상호연결 구조를 형성하는 방법으로서,
    상호연결 기판 위에 하나 이상의 능동 디바이스에 대한 역 상호연결 구조를 형성하는 단계 ― 상기 역 상호연결 구조는, 복수의 유전체 물질 층들 내에 형성되는 전도성 물질을 포함함 ―;
    상기 상호연결 기판에 인접한 제2 표면에 대향하는, 상기 역 상호연결 구조의 제1 표면을 따라, 복수의 비아들을 형성하는 단계 ― 상기 비아들은 상기 전도성 물질에 대한 액세스를 제공함 ―;
    상기 복수의 비아들의 각각의 비아를 상기 전도성 물질로 라이닝하는 단계; 및
    상기 각각의 비아를 전도성 충전재 물질로 적어도 부분적으로 충전하는 단계를 포함하는, 상호연결 구조를 형성하는 방법.
  15. 제14항에 있어서,
    상기 복수의 비아들의 서브세트 내에 제1 반도체 능동 디바이스의 복수의 전도성 연장부들을 위치시키는 단계;
    상기 제1 반도체 능동 디바이스의 전도성 연장부들을 상기 역 상호연결 구조의 상기 전도성 물질과 전기적으로 결합시키기 위해 상기 전도성 충전재 물질을 용융시키는 단계;
    상기 복수의 비아들의 제2 서브세트 내에 제2 반도체 능동 디바이스의 복수의 전도성 연장부들을 위치시키는 단계; 및
    상기 제2 반도체 능동 디바이스의 전도성 연장부들을 상기 역 상호연결 구조의 상기 전도성 물질과 전기적으로 결합시키기 위해 상기 복수의 비아들의 제2 서브세트 내의 전도성 충전재 물질을 용융시키는 단계를 더 포함하는, 상호연결 구조를 형성하는 방법.
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