KR20090011569A - 스택 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 스택 패키지 및 그의 제조방법을 개시한다. 본 발명에 개시된 스택 패키지 및 그의 제조방법은, 적어도 둘 이상의 반도체 칩이 스택되어 구성된 스택 패키지에 있어서, 상기 스택된 반도체 칩들 각각은 전면 및 후면 각각에 서로 접촉되는 반구형 홈을 구비하며, 상기 전면 홈 내에 범프가 형성되어, 상기 범프에 의해 스택된 반도체 칩들간 전기적 연결이 이루어진 것을 특징으로 한다.

Description

스택 패키지 및 그의 제조방법{STACK PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 스택 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 웨이퍼 레벨 에서의 관통 실리콘 비아 형성을 용이하게 하여 구성한 스택 패키지 및 그의 제조방법에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
상기와 같은 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체칩이 외부 환경으로부터의 보호와 용이한 실장 및 동작 신뢰성 확보 등을 위하여 패키지 형태를 갖게 된다.
아울러, 최근 개발되어 제안되고 있는 새로운 패키지 형태의 하나가 칩 스케일 패키지(Chip scale package) 또는 칩 사이즈 패키지(Chip size package)이다. 칩 스케일 패키지는 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있으며, 일반적으로 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진 다.
한편, 상기와 같은 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 기존의 플라스틱 패키지에 비하여 신뢰성의 확보가 어렵고, 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비가 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 단점이 있다.
이와 같은 문제점을 해결하기 위하여 웨이퍼 레벨 칩 스케일 패키지(Wafer level chip scale package)라는 제조 기술이 제안되었다. 이러한 웨이퍼 레벨 칩 스케일 패키지는 개별 반도체칩으로 분리된 상태에서 조립이 진행되지 않고 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체칩 분리 작업을 거쳐 제조된다.
이하에서는 종래의 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 간략하게 설명하도록 한다.
먼저, 상면에 회로패턴이 형성된 반도체칩 상면 전체에 절연막을 형성하고 포토 공정을 통하여 본딩 패드를 노출시키고, 상기 절연막으로 형성된 반도체칩 상면 일부에 전기적 신호연결을 위하여 메탈층을 증착시킨다.
다음으로, 다시 포토 공정을 이용하여 상기 반도체칩상에 증착된 메탈층과 볼랜드를 도금한 후, 상기 메탈층을 식각하여 솔더 범프가 형성될 영역을 노출시키며, 상기 솔더 범프가 형성될 영역과 본딩 패드 간이 전기적으로 연결되도록 재배선층을 형성한다.
그런 다음, 상기 솔더 범프가 형성될 영역을 제외한 전 부분에 솔더마스크를 형성시키고, 상기 노출된 솔더 범프 자리에 솔더 볼을 부착하여 마운팅하며, 각각의 패키지로 쏘잉하여 웨이퍼 레벨 칩 스케일 패키지를 제조한다.
한편, 상기와 같은 웨이퍼 레벨에서의 스택 패키지는, DRIE(Deep Reactive Ion Etching) 또는 레이저 드릴링(Laser Drilling) 장치를 이용하여 상기 웨이퍼 내에 관통 실리콘 비아를 형성하고, 금속막을 상기 비아가 매립되도록 하여 형성한다.
그러나, 주지한 바와 같은 웨이퍼 레벨을 이용한 스택 패키지는, 각 웨이퍼를 전기적으로 연결하기 위한 관통 실리콘 비아와 같은 홈 형성시 고가의 DRIE나 레이저 드릴링과 같은 장치를 사용하여 비아를 형성하기 때문에, 상기 비아와 같은 홈 내에 금속막을 매립하기도 어려울 뿐더러, 그에 따라 웨이퍼 간을 스택하기도 어렵게 된다.
따라서, 상기와 같이 웨이퍼 간을 스택하기 어렵게 되어, 그 결과, 스택 패키지 제조 공정의 단가 및 제조 공정 시간이 상승하게 된다.
본 발명은 웨이퍼 레벨에서의 스택 패키지 형성시, 상기 웨이퍼 간을 연결하는 용이하게 수행할 수 있는 스택 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 패키지 제조 공정의 단가 및 공정 시간을 감소시킬 수 있는 스택 패키지 및 그의 제조방법을 제공한다.
본 발명에 따른 스택 패키지는, 적어도 둘 이상의 반도체 칩이 스택되어 구성된 스택 패키지에 있어서, 상기 스택된 반도체 칩들 각각은 전면 및 후면 각각에 서로 접촉되는 반구형 홈을 구비하며, 상기 전면 홈 내에 범프가 형성되어, 상기 범프에 의해 스택된 반도체 칩들간 전기적 연결이 이루어진다.
상기 범프는 원 형상을 갖는다.
상기 스택된 반도체 칩들이 부착되는 기판; 상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지제; 및 상기 기판의 하면에 부착된 외부접속단자;를 더 포함한다.
또한, 본 발명에 따른 스택 패키지의 제조방법은, 반도체 칩의 전면에 반구형 홈을 형성하는 단계; 상기 반구형 홈을 포함한 반도체 칩의 전면 상에 씨드 금속막을 형성하는 단계; 상기 씨드 금속막 상에 상기 홈 부분을 노출시키는 마스크를 형성하는 단계; 상기 노출된 씨드 금속막 부분 상에 금속막을 도금하는 단계; 상기 마스크 및 그 아래의 씨드 금속막 부분을 제거하는 단계; 상기 도금된 금속막을 리플로우시켜 범프를 형성하는 단계; 상기 반도체 칩의 후면을 백그라인딩 하는 단계; 상기 백그라인딩 된 반도체 칩의 후면에 상기 범프와 접촉되게 반구형 홈을 형성하는 단계; 및 상기 전면에 범프가 형성되고 후면에 반구형 홈이 형성된 구조를 갖는 적어도 둘 이상의 반도체 칩을 상기 범프를 매개로 하여 스택하는 단계;를 포함한다.
상기 반도체 칩의 전면에 반구형 홈을 형성하는 단계 내지 상기 적어도 둘 이상의 반도체 칩을 스택하는 단계는 웨이퍼 레벨로 수행한다.
상기 웨이퍼 레벨로 적어도 둘 이상의 반도체 칩을 스택하는 단계 후, 상기 스택된 웨이퍼 레벨의 반도체 칩들을 유니트 레벨로 쏘잉하는 단계;를 더 포함한다.
상기 반구형 홈을 형성하는 단계는 습식 식각으로 수행한다.
상기 범프는 원 형상을 갖도록 형성한다.
상기 적어도 둘 이상의 반도체 칩을 스택하는 단계 후, 상기 스택된 반도체 칩들을 기판 상에 부착하는 단계; 상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하는 단계; 및 상기 기판의 하면에 외부접속단자를 부착하는 단계;를 더 포함한다.
먼저, 본 발명의 기술적인 원리를 간략하게 설명하면 본 발명은, 고가의 DRIE(Deep Reactive Ion Etching) 또는 레이저 드릴링(Laser Drilling)과 같은 장치를 사용하여 관통형 실리콘 비아와 같은 홈을 형성하고, 상기 관통형 실리콘 비아와 같은 홈을 도전성 금속으로 매립하여 스택 패키지를 형성하는 종래의 웨이퍼 레벨에서의 스택 패키지와 달리, 반도체 칩들로 이루어진 웨이퍼 각각의 전면 및 후면에 습식 등방성 식각을 이용하여 반구 형의 홈을 형성하고, 상기 전면의 홈을 매립하도록 상부로 돌출되는 솔더 범프를 형성하여 상기 후면에 형성된 홈은 상기 반도체 칩 하면의 솔더 범프와 대응되도록 접합하여 웨이퍼들을 스택한다.
이렇게 하면, 상기와 같이 습식 등방성 식각으로 웨이퍼 내에 홈을 형성함으로써, 상기 홈 내에 도전용 금속막 물질을 용이하게 매립할 수 있다.
따라서, 상기와 같이 홈 내에 도전용 금속막 물질을 용이하게 매립하여 웨이퍼 간을 용이하게 스택할 수 있으므로, 그에 따른 패키지 제조 공정의 단가 상승 방지 및 공정 시간을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 스택 패키지(100)는, 인쇄회로기판(101) 상에 적어도 둘 이상의 반도체 칩(102)이 솔더 범프(106)를 매개로 하여 스택된 구조를 갖는다.
여기서, 상기 반도체 칩(102)은 전면 및 후면에 각각 홈(104)이 형성되고, 상기 전면의 홈(104) 내에는 상기 홈(104)이 매립되어 돌출되도록 솔더 범프(106)가 형성된다.
또한, 상기 반도체 칩(102) 후면의 홈(104)은 상기 반도체 칩(102) 상에 배치되는 또 다른 반도체 칩 전면에 형성된 솔더 범프(106)와 대응되어 맞물리도록 형성된다.
상기 솔더 범프(106)는 상기 홈(104) 표면에 형성된 씨드막(103)막을 매개로 하여 전해 도금 방식으로 형성된다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 다수의 반도체 칩을 갖는 웨이퍼(200)를 마련한다. 그런 다음, 상기 웨이퍼(200)의 전면 상에 상기 웨이퍼 내부에 홈을 형성하기 제1감광막 패턴(202)을 형성한다.
도 2b를 참조하면, 상기 웨이퍼(200) 상에 형성된 제1감광막 패턴(202)을 식각마스크로 이용하여 상기 웨이퍼(200) 내에 제1홈(H)을 형성하고, 상기 제1감광막 패턴(202)을 제거한다.
이때, 상기 웨이퍼(200) 내의 제1홈(H) 형성을 위한 식각은 습식 등방성 식각으로 수행하며, 이 경우, 형성된 상기 제1홈(H)은 상기 습식 등방성 식각에 의해 반 구형의 형상으로 형성된다.
도 2c를 참조하면, 상기 감광막 패턴(202)이 제거된 제1홈(H)을 포함한 웨이퍼(200)의 상기 제1홈(H) 표면 및 상기 웨이퍼(100) 전면 상에 씨드막(204)을 형성한다. 그런다음, 상기 씨드막(204) 상에 후속의 솔더 범프를 형성하기 위한 전해 도금 공정을 수행하기 위해 마스크(206)를 형성한다. 상기 마스크(206)는 상기 제1홈(H)이 노출되도록 형성한다.
도 2d를 참조하면, 상기 마스크(206)를 이용하여 상기 제1홈(H) 내에 솔더와 같은 물질로 이루어진 금속막(208)을 전해도금방식을 이용하여 매립한다.
도 2e를 참조하면, 상기와 같이 전해도금방식으로 금속막(208) 형성 후, 상기 마스크(206)를 제거한다. 그런 다음, 상기 금속막(208)이 형성된 웨이퍼(200)에 대해 리플로우 공정을 수행하여 원형 및 상부로 돌출된 형상을 갖는 솔더 범프(210)를 형성한다.
도 2f를 참조하면, 상기 솔더 범프(210)가 형성되지 않은 상기 웨이퍼(200)의 후면에 상기 제1홈(H)과 같은 제2홈을 형성하기 위한 제2감광막 패턴(212)을 형성한다.
도 2g를 참조하면, 상기 제2감광막 패턴(212)을 식각마스크로 이용하여 상기 웨이퍼(200)의 후면을 식각하여 상기 웨이퍼(200) 내에 제2홈(H')을 형성한다. 이어서, 상기 제2감광막 패턴(212)을 제거한다.
이때, 상기 제2홈(H')은 상기 웨이퍼(200) 전면의 제1홈(H)과 같이 습식 등방성 식각으로 수행하며, 이 경우, 상기 제2홈(H')도 상기 웨이퍼(200) 전면의 제1홈(H)과 마찬가지로 상기 습식 등방성 식각에 의해 반구형의 형상을 갖도록 형성된다.
도 2h를 참조하면, 도 2a 내지 도 2g의 공정 순서에 따라 제조된 적어도 둘 이상의 웨이퍼(200) 간을 접합시킨다.
이때, 상기 적어도 둘 이상의 웨이퍼(200) 간의 접합은 하부 웨이퍼(200) 전면의 제1홈(H)에 형성된 상부로 돌출된 솔더 범프(210)와 상부 웨이퍼(200) 후면의 제2홈(H') 간이 서로 맞물리도록 하여 접합한다.
도 2i를 참조하면, 상기와 같이 접합된 적어도 둘 이상의 웨이퍼(200)를 뒤집어서 최하층의 웨이퍼(200)에 형성된 솔더 범프(210)를 매개로 기판(218)상에 부착하여 본 발명의 실시예에 따른 스택 패키지(250)를 완성한다.
전술한 바와 같이, 본 발명은 웨이퍼 레벨에서의 스택 패키지 형성시, 반도체 칩로 이루어진 웨이퍼들 각각의 전면 및 후면에 반구 형의 홈을 형성하고 상기 전면의 홈을 매립하도록 상부로 돌출되는 솔더 범프를 형성하여, 상기 솔더 범프는 스택되는 웨이퍼들 간의 홈과 대응되도록 웨이퍼들을 접합하여 스택 패키지를 형성함으로써, 상기 홈 내에 도전용 금속 물질을 용이하게 매립할 수 있다.
따라서, 상기와 같이 도전용 금속 물질을 용이하게 매립함으로써, 반도체 칩으로 이루어진 웨이퍼 간을 용이하게 스택할 수 있고, 그래서, 전체 패키지의 제조 단가 상승 및 제조 공정 시간을 감소시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도.

Claims (9)

  1. 적어도 둘 이상의 반도체 칩이 스택되어 구성된 스택 패키지에 있어서,
    상기 스택된 반도체 칩들 각각은 전면 및 후면 각각에 서로 접촉되는 반구형 홈을 구비하며, 상기 전면 홈 내에 범프가 형성되어, 상기 범프에 의해 스택된 반도체 칩들간 전기적 연결이 이루어진 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 범프는 원 형상을 갖는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 스택된 반도체 칩들이 부착되는 기판;
    상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지제; 및
    상기 기판의 하면에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  4. 반도체 칩의 전면에 반구형 홈을 형성하는 단계;
    상기 반구형 홈을 포함한 반도체 칩의 전면 상에 씨드 금속막을 형성하는 단계;
    상기 씨드 금속막 상에 상기 홈 부분을 노출시키는 마스크를 형성하는 단계;
    상기 노출된 씨드 금속막 부분 상에 금속막을 도금하는 단계;
    상기 마스크 및 그 아래의 씨드 금속막 부분을 제거하는 단계;
    상기 도금된 금속막을 리플로우시켜 범프를 형성하는 단계;
    상기 반도체 칩의 후면을 백그라인딩 하는 단계;
    상기 백그라인딩 된 반도체 칩의 후면에 상기 범프와 접촉되게 반구형 홈을 형성하는 단계; 및
    상기 전면에 범프가 형성되고 후면에 반구형 홈이 형성된 구조를 갖는 적어도 둘 이상의 반도체 칩을 상기 범프를 매개로 하여 스택하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  5. 제 4 항에 있어서,
    상기 반도체 칩의 전면에 반구형 홈을 형성하는 단계 내지 상기 적어도 둘 이상의 반도체 칩을 스택하는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  6. 제 5 항에 있어서,
    상기 웨이퍼 레벨로 적어도 둘 이상의 반도체 칩을 스택하는 단계 후,
    상기 스택된 웨이퍼 레벨의 반도체 칩들을 유니트 레벨로 쏘잉하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  7. 제 4 항에 있어서,
    상기 반구형 홈을 형성하는 단계는 습식 식각으로 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  8. 제 4 항에 있어서,
    상기 범프는 원 형상을 갖도록 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  9. 제 4 항에 있어서,
    상기 적어도 둘 이상의 반도체 칩을 스택하는 단계 후,
    상기 스택된 반도체 칩들을 기판 상에 부착하는 단계;
    상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하는 단계; 및
    상기 기판의 하면에 외부접속단자를 부착하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
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