CN111696880B - 一种基于tsv硅晶圆重构的裸芯片kgd筛选方法 - Google Patents

一种基于tsv硅晶圆重构的裸芯片kgd筛选方法 Download PDF

Info

Publication number
CN111696880B
CN111696880B CN202010544608.6A CN202010544608A CN111696880B CN 111696880 B CN111696880 B CN 111696880B CN 202010544608 A CN202010544608 A CN 202010544608A CN 111696880 B CN111696880 B CN 111696880B
Authority
CN
China
Prior art keywords
silicon wafer
groove
kgd
tested
bare chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010544608.6A
Other languages
English (en)
Other versions
CN111696880A (zh
Inventor
唐磊
李宝霞
匡乃亮
郭雁蓉
赵超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Tiancheng Advanced Semiconductor Technology Co.,Ltd.
Original Assignee
Xian Microelectronics Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Microelectronics Technology Institute filed Critical Xian Microelectronics Technology Institute
Priority to CN202010544608.6A priority Critical patent/CN111696880B/zh
Publication of CN111696880A publication Critical patent/CN111696880A/zh
Application granted granted Critical
Publication of CN111696880B publication Critical patent/CN111696880B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B07—SEPARATING SOLIDS FROM SOLIDS; SORTING
    • B07C—POSTAL SORTING; SORTING INDIVIDUAL ARTICLES, OR BULK MATERIAL FIT TO BE SORTED PIECE-MEAL, e.g. BY PICKING
    • B07C5/00—Sorting according to a characteristic or feature of the articles or material being sorted, e.g. by control effected by devices which detect or measure such characteristic or feature; Sorting by manually actuated devices, e.g. switches
    • B07C5/34—Sorting according to other particular properties
    • B07C5/344—Sorting according to other particular properties according to electric or electromagnetic properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，包括步骤1，确定硅晶圆标准基板中放置的该尺寸被测的裸芯片数量；步骤2，在硅晶圆标准基板上开设凹槽，以及制备底部有导电材料填充的TSV盲孔，凹槽中能放入被测的裸芯片且凹槽的深度大于被测的裸芯片厚度；步骤3，将被测的裸芯片放置在硅晶圆标准基板的凹槽内，然后用有机胶水涂覆，之后得到表面平整的硅晶圆标准基板；步骤4，先对表面平整的硅晶圆标准基板进行正面多层金属布线，之后通过将硅晶圆标准基板背面减薄露出TSV盲孔的底部导电材料，并进行背面多层金属布线和制备凸点，最后将得到的硅晶圆标准基板按照其中埋置的被测裸芯片尺寸划片后通过KGD测试进行筛选。

Description

一种基于TSV硅晶圆重构的裸芯片KGD筛选方法
技术领域
本发明涉及裸芯片KGD测试技术领域，具体为一种基于TSV硅晶圆重构的裸芯片KGD筛选方法。
背景技术
随着半导体产业的发展，基于裸芯片的MCM封装技术越来越被业界重视，但是裸芯片的未知质量问题所导致的封装成品率和可靠性的降低却使得MCM封装技术受到极大的限制，其中裸芯片的KGD测试是提高MCM成品率和可靠性的关键。
KGD工艺流程需要将芯片安装在临时载体的夹具中，完成老化筛选、测试出KGD。目前国外有多家半导体厂商已开发KGD技术，如德州仪器(TI)的Die Mate测试系统，Micro-ASI公司的Si-Star KGD测试系统，AEHR公司的Die PAC等。Micro-ASI公司的Si-Star测试系统由导电聚脂凸点粘附有导电聚酯凸点的陶瓷基板、拾片头和用于完成高低温试验的热电致冷器(TEC)组成，其中，将单个芯片置入一个临时载体的夹具中，单个芯片与陶瓷基板相接触，然后连同载体一起进行老化、测试，最后取出芯片，淘汰掉功能、参数不合格的产品。TI公司的Die Mate测试系统设置有临时性可重复使用的封壳载体，该封壳载体从上至下可分解为盖子、被测芯片、一体化的基板夹具、老化测试座等几大部分，盖子带有一个旋转式锁定机构，被测芯片通过封壳载体接受老化筛选。每个被测芯片在基板夹具上的定位精确度须达到微米级，由加载器和卸载器的拾取可视对准系统完成。
以上述两种设备为代表的KGD测试系统均存在测试的夹具价格昂贵的问题，只适应于大批量单一品种的裸芯片，不适应于MCM中裸芯片的尺寸、PAD坐标各异以及小批量的测试需求。
发明内容
针对现有技术中存在的问题，本发明提供一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，通过硅晶圆重构将单颗或多颗不同大小的芯片及不同物理分布的引出点，转变成标准大小、标准引出点排列，从而降低测试成本。
本发明是通过以下技术方案来实现：
一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，包括如下步骤：
步骤1，根据硅晶圆标准基板和被测的裸芯片尺寸，确定硅晶圆标准基板中放置的该尺寸被测的裸芯片数量；
步骤2，在硅晶圆标准基板上开设凹槽，以及制备底部有导电材料填充的TSV盲孔，所述的凹槽中能放入被测的裸芯片且凹槽的深度大于被测的裸芯片厚度；
步骤3，将被测的裸芯片放置在硅晶圆标准基板的凹槽内，然后用有机胶水涂覆，之后得到表面平整的硅晶圆标准基板；
步骤4，先对表面平整的硅晶圆标准基板进行正面多层金属布线，之后通过将硅晶圆标准基板背面减薄露出TSV盲孔的底部导电材料，并进行背面多层金属布线和制备凸点，最后将得到的硅晶圆标准基板按照其中埋置的被测裸芯片尺寸划片后通过KGD测试进行筛选。
优选的，步骤1中，所述硅晶圆标准基板的厚度为300～1000μm。
优选的，步骤2中，当被测的裸芯片的形状为长方形时，凹槽的横截面形状为长方形，凹槽在硅晶圆标准基板表面的开口边长均大于与被测的裸芯片对应边长10-100微米，凹槽底部的边长均大于与被测的裸芯片对应边长10-100微米。
优选的，步骤2中，当被测的裸芯片的形状为圆形时，凹槽的横截面为圆形，凹槽在硅晶圆标准基板表面的开口半径比被测的裸芯片半径大5-50微米，凹槽底部的半径比被测的裸芯片半径大5-50微米。
进一步，凹槽在硅晶圆标准基板表面的开口尺寸不小于凹槽底部的尺寸。
优选的，步骤2中，被测的裸芯片底部和凹槽底部之间通过粘接或焊接结合。
进一步，被测的裸芯片表面高度比硅晶圆标准基板表面的高度低20微米以内。
优选的，步骤3中，有机胶水通过真空喷涂、旋涂或真空压膜涂覆在被测的裸芯片表面。
优选的，步骤3中，当有机胶水为光敏材料时，采用依次光刻、显影的方法将TSV盲孔中的导电材料上表面，以及芯片PAD上表面暴露出来，最后固化获得表面平整的硅晶圆标准基板。
优选的，步骤3中，当有机胶水为非光敏材料时，先将有机胶水固化，再依次在上述有机胶水表面涂覆光刻胶、光刻、显影和刻蚀有机材料胶，获得TSV盲孔中导电材料上表面，以及芯片PAD上表面暴露的表面平整的硅晶圆标准基板。
与现有技术相比，本发明具有以下有益的技术效果：
本发明一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，依托TSV硅晶圆重构技术和芯片再布线技术，先根据硅晶圆标准基板和被测的裸芯片尺寸，确定硅晶圆标准基板中放置的该尺寸被测的裸芯片数量，之后在硅晶圆标准基板上开设凹槽，以及制备底部有导电材料填充的TSV盲孔，使凹槽中能放入被测的裸芯片且凹槽的深度大于被测的裸芯片厚度，然后将单颗或多颗的裸芯片在TSV硅晶圆预先制备的开槽内精确定位，完成晶圆级重构，再通过晶圆级RDL布线实现多颗裸芯片的水平互连集成，通过硅晶圆上的TSV通孔、RDL和下表面微凸点的方式实现垂直方向的互连；通过硅晶圆重构将单颗或多颗不同大小的芯片及不同物理分布的引出点，转变成标准大小、标准引出点排列，从而可以采用标准夹具进行KGD筛选测试，提高了KGD插座的复用程度，降低测试成本。本发明通过硅晶圆基板实现了基于多颗小尺寸裸芯片的组件转接，可以在一个KGD插座中完成多颗裸芯片的KGD测试，减少了单只裸芯片的KGD测试成本。
附图说明
图1为本发明所述的含3种芯片的KGD标准组件剖面图；
图2为本发明所述的含2种芯片的KGD标准组件剖面图；
图3为本发明所述的含1种芯片的KGD标准组件剖面图；
图4为本发明所述的KGD标准组件组装过程示意图；
图5为本发明所述的KGD标准组件测试流程图。
其中，1-KGD测试插座；2-裸芯片；3-硅晶圆；4-KGD插座第一定位销；5-KGD插座插针；6-KGD插座第二定位销；7-BGA焊球；8-KGD插座压块。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，如图4和图5所示，具体包括步骤如下：
步骤1，确定裸芯片标准组件尺寸，
裸芯片标准组件也可以称为硅组件，包括硅晶圆标准基板与裸芯片，根据硅晶圆标准基板和裸芯片的尺寸，确定硅晶圆标准基板中放置的该尺寸裸芯片数量；
举例说明如下，
硅晶圆标准基板面积为30mm×30mm，底部PAD直径为200μm，PAD间距为500μm；
被测裸芯片的尺寸为10.8mm×11.2mm，裸芯片的PAD直径为90μm，PAD间距为180μm，PAD的数量为2975；
经测算，裸芯片布线扇出尺寸为12mm×14mm，单只裸芯片标准组件可以完成4只被测裸芯片的KGD测试；
步骤2，硅晶圆设计，
根据步骤1确定的裸芯片数量，进行版图设计，通过RDL再布线设计和TSV设计，将对应的单颗或多颗不同大小裸芯片及不同物理分布的引出点，转变成标准大小、标准引出点排列；
步骤3，裸芯片的埋置和填充固化，
TSV硅晶圆的加工，包括在硅晶圆上制备底部有导电材料填充的TSV盲孔和在硅晶圆上开凹槽，硅晶圆的厚度为300～1000μm；
凹槽在硅晶圆表面的开口形状，以及凹槽底部的形状，由芯片形状决定，与芯片形状为相似形状；凹槽底部的尺寸为芯片尺寸单边外扩5-50微米，凹槽在硅晶圆表面的开口尺寸为芯片尺寸单边外扩5-50微米，优选凹槽在硅晶圆表面的开口尺寸不小于凹槽底部的尺寸。例如，当芯片形状为长方形时，凹槽在硅晶圆表面的开口形状也为长方形，凹槽在硅晶圆表面的开口边长为芯片边长加10-100微米，当芯片形状为圆形时，凹槽在硅晶圆表面的开口形状也为圆形，凹槽在硅晶圆表面的开口半径为芯片半径加5-50微米。凹槽的深度大于芯片厚度5-50微米，超出的深度主要考虑芯片底部和硅晶圆上的凹槽底部之间粘接层或焊接层的厚度，使得芯片底部和硅晶圆上的凹槽底部之间粘接或焊接后，芯片表面和此时硅晶圆表面的高度差在20微米以内。
凹槽的槽壁可以是垂直于硅基板表面的，也可以是倾斜于硅基板表面的、也可以是曲面的、也可以是阶梯状的。
完成TSV硅晶圆的加工后，将被测裸芯片精确放置在硅晶圆的凹槽内，然后用有机胶水涂覆，有机胶水涂覆的方式可以包括真空喷涂、旋涂和真空压膜。当有机胶水为光敏材料时，直接采用依次光刻、显影的方法将TSV盲孔中导电材料上表面，以及芯片PAD上表面暴露出来，最后固化，获得平整的硅晶圆表面；当有机胶水为非光敏材料时，将有机胶水固化，再采用在上述有机胶水表面涂覆光刻胶、光刻、显影后，再刻蚀有机材料胶的方法，获得TSV盲孔中导电材料上表面，以及芯片PAD上表面暴露的平整的硅晶圆表面。
步骤4，RDL再布线，
依次进行金属电镀层的沉积、重布线层(RDL)的光刻和电镀；
制备正面多层金属布线，以完成TSV硅晶圆的正面工艺制备；将TSV硅晶圆的背面减薄，露出上述TSV盲孔的底部导电材料，使得TSV盲孔变为TSV通孔，随后依次进行背面多层金属布线和制备凸点，以完成TSV硅晶圆的背面工艺制备；
步骤5，晶圆划片；
将晶圆按照所设计的裸芯片标准组件尺寸划片，形成分立的裸芯片标准组件。划片时采用厚胶膜实现对凸点的包裹，防止划片过程引起晶圆凸点及其所在晶圆表面的沾污。
步骤6，裸芯片标准组件KGD测试，
通过使用标准的KGD测试插座1，KGD测试插座在图1、图2、图3和图4中代表了整个夹具，打开后放入底部焊有BGA焊球7的标准组件，标准组件即图中的裸芯片2和硅晶圆3，KGD插座插针5具有弹性和导电功能，使用KGD插座压块8压住标准组件后关闭，硅晶圆3通过KGD插座插针5实现与测试板的互联，实现对KGD标准组件的加电老化和测试；
将上述装有一个或多个裸芯片的单个分立的标准组件按上面描述的步骤装载到标准的KGD测试插座上，所谓标准是指KGD测试插座的腔体尺寸、KGD插座插针的数量、排列方式、排列间距等有规定的数值。KGD测试插座实现上述组件与测试板卡之间的电气连接。
老化测试需要施加温度应力、电应力以及必要的动态工作激励信号以及状态监测等，为了防止上述组件在老炼过程中发生沾污和高温氧化，需要在专用充氮动态老化箱中实施电老炼试验。
步骤7，KGD标识，
对未通过KGD测试的裸芯片进行标识；
步骤8，划片，
若需要，将裸芯片标准组件再次切割划片，形成仅包含单只KGD裸片的、可用为二次集成的组件单元。

Claims (10)

1.一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，包括如下步骤：
步骤1，根据硅晶圆标准基板和被测的裸芯片尺寸，确定硅晶圆标准基板中放置的该尺寸被测的裸芯片数量；
步骤2，在硅晶圆标准基板上开设凹槽，以及制备底部有导电材料填充的TSV盲孔，所述的凹槽中能放入被测的裸芯片且凹槽的深度大于被测的裸芯片厚度；
步骤3，将被测的裸芯片放置在硅晶圆标准基板的凹槽内，然后用有机胶水涂覆，之后得到表面平整的硅晶圆标准基板；
步骤4，先对表面平整的硅晶圆标准基板进行正面多层金属布线，之后通过将硅晶圆标准基板背面减薄露出TSV盲孔的底部导电材料，并进行背面多层金属布线和制备凸点，最后将得到的硅晶圆标准基板按照其中埋置的被测裸芯片尺寸划片后通过KGD测试进行筛选。
2.根据权利要求1所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，步骤1中，所述硅晶圆标准基板的厚度为300～1000μm。
3.根据权利要求1所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，步骤2中，当被测的裸芯片的形状为长方形时，凹槽的横截面形状为长方形，凹槽在硅晶圆标准基板表面的开口边长均大于与被测的裸芯片对应边长10-100微米，凹槽底部的边长均大于与被测的裸芯片对应边长10-100微米。
4.根据权利要求1所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，步骤2中，当被测的裸芯片的形状为圆形时，凹槽的横截面为圆形，凹槽在硅晶圆标准基板表面的开口半径比被测的裸芯片半径大5-50微米，凹槽底部的半径比被测的裸芯片半径大5-50微米。
5.根据权利要求3或4所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，凹槽在硅晶圆标准基板表面的开口尺寸不小于凹槽底部的尺寸。
6.根据权利要求1所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，步骤2中，被测的裸芯片底部和凹槽底部之间通过粘接或焊接结合。
7.根据权利要求6所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，被测的裸芯片表面高度比硅晶圆标准基板表面的高度低20微米以内。
8.根据权利要求1所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，步骤3中，有机胶水通过真空喷涂、旋涂或真空压膜涂覆在被测的裸芯片表面。
9.根据权利要求1所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，步骤3中，当有机胶水为光敏材料时，采用依次光刻、显影的方法将TSV盲孔中的导电材料上表面，以及芯片PAD上表面暴露出来，最后固化获得表面平整的硅晶圆标准基板。
10.根据权利要求1所述的一种基于TSV硅晶圆重构的裸芯片KGD筛选方法，其特征在于，步骤3中，当有机胶水为非光敏材料时，先将有机胶水固化，再依次在上述有机胶水表面涂覆光刻胶、光刻、显影和刻蚀有机材料胶，获得TSV盲孔中导电材料上表面，以及芯片PAD上表面暴露的表面平整的硅晶圆标准基板。
CN202010544608.6A 2020-06-15 2020-06-15 一种基于tsv硅晶圆重构的裸芯片kgd筛选方法 Active CN111696880B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010544608.6A CN111696880B (zh) 2020-06-15 2020-06-15 一种基于tsv硅晶圆重构的裸芯片kgd筛选方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010544608.6A CN111696880B (zh) 2020-06-15 2020-06-15 一种基于tsv硅晶圆重构的裸芯片kgd筛选方法

Publications (2)

Publication Number Publication Date
CN111696880A CN111696880A (zh) 2020-09-22
CN111696880B true CN111696880B (zh) 2021-08-20

Family

ID=72481160

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010544608.6A Active CN111696880B (zh) 2020-06-15 2020-06-15 一种基于tsv硅晶圆重构的裸芯片kgd筛选方法

Country Status (1)

Country Link
CN (1) CN111696880B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112509937B (zh) * 2020-11-30 2023-06-30 珠海天成先进半导体科技有限公司 一种双面基板的电通断测试方法
CN116774002B (zh) * 2023-03-21 2023-12-29 东莞市瑞凯环境检测仪器有限公司 一种检测芯片封装可靠性的hast试验箱

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1165401A (zh) * 1996-05-10 1997-11-19 三星电子株式会社 未封装半导体芯片的测试装置
TW452909B (en) * 2000-01-21 2001-09-01 Powertech Technology Inc Testing method of semiconductor die
CN1662819A (zh) * 2002-06-19 2005-08-31 佛姆费克托公司 用于生产良率晶粒的测试方法
CN201298046Y (zh) * 2008-11-24 2009-08-26 信息产业部电子第五研究所 一种裸芯片的临时封装载体
CN201322759Y (zh) * 2008-11-24 2009-10-07 信息产业部电子第五研究所 一种分立器件裸芯片测试与老化临时封装载体
CN103675365A (zh) * 2012-09-07 2014-03-26 中国科学院上海微系统与信息技术研究所 一种微机械芯片测试探卡及其制作方法
CN106793495A (zh) * 2016-12-13 2017-05-31 中国电子科技集团公司第二十研究所 一种用于裸芯片测试的凹槽pcb板结构及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1165401A (zh) * 1996-05-10 1997-11-19 三星电子株式会社 未封装半导体芯片的测试装置
TW452909B (en) * 2000-01-21 2001-09-01 Powertech Technology Inc Testing method of semiconductor die
CN1662819A (zh) * 2002-06-19 2005-08-31 佛姆费克托公司 用于生产良率晶粒的测试方法
CN201298046Y (zh) * 2008-11-24 2009-08-26 信息产业部电子第五研究所 一种裸芯片的临时封装载体
CN201322759Y (zh) * 2008-11-24 2009-10-07 信息产业部电子第五研究所 一种分立器件裸芯片测试与老化临时封装载体
CN103675365A (zh) * 2012-09-07 2014-03-26 中国科学院上海微系统与信息技术研究所 一种微机械芯片测试探卡及其制作方法
CN106793495A (zh) * 2016-12-13 2017-05-31 中国电子科技集团公司第二十研究所 一种用于裸芯片测试的凹槽pcb板结构及其制造方法

Also Published As

Publication number Publication date
CN111696880A (zh) 2020-09-22

Similar Documents

Publication Publication Date Title
US6117704A (en) Stackable layers containing encapsulated chips
US5678301A (en) Method for forming an interconnect for testing unpackaged semiconductor dice
US8994163B2 (en) Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
US8703508B2 (en) Method for wafer-level testing diced multi-chip stacked packages
TWI316743B (en) Test apparatus for yielding a known good die
US5931685A (en) Interconnect for making temporary electrical connections with bumped semiconductor components
CN111696879B (zh) 一种基于转接基板的裸芯片kgd筛选方法
US8076179B2 (en) Fabrication method for integrated circuit chip component, multi-chip module, and their integration structure
US20110209908A1 (en) Conductor package structure and method of the same
US11508671B2 (en) Semiconductor package and manufacturing method thereof
Sikka et al. Direct bonded heterogeneous integration (DBHi) Si bridge
CN111696880B (zh) 一种基于tsv硅晶圆重构的裸芯片kgd筛选方法
US7586182B2 (en) Packaged semiconductor die and manufacturing method thereof
US20110031607A1 (en) Conductor package structure and method of the same
Souriau et al. Wafer Level Integration of Thin Silicon Bare Dies Within Flexible Label
JP4232613B2 (ja) 半導体装置の製造方法
Shubin et al. Package demonstration of an interposer with integrated TSVs and flexible compliant interconnects
Souriau et al. Flexible fan-out wafer level packaging of ultra-thin dies
TW201351522A (zh) 已單離晶粒堆疊封裝件之晶圓級測試方法
US20240019486A1 (en) Alignment Mark Design for Wafer-Level Testing and Method Forming the Same
JPH08255976A (ja) 多層配線基板
JP3128511B2 (ja) アンパッケージ半導体ダイ試験用インターコネクトの形成方法
KR100470123B1 (ko) 번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법
JPH06230036A (ja) プローブ基板，その製造方法，およびその使用方法
CN117012709A (zh) 形成封装件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20230607

Address after: Room 628, 1st Floor, Zone C, Building 24, Science and Technology Innovation Park, Gangwan 1, Jintang Road, Tangjiawan Town, High tech Zone, Zhuhai City, Guangdong Province, 519080 (centralized office area)

Patentee after: Zhuhai Tiancheng Advanced Semiconductor Technology Co.,Ltd.

Address before: No. 198, Taibai South Road, Yanta District, Xi'an City, Shaanxi Province

Patentee before: XI'AN MICROELECTRONICS TECHNOLOGY INSTITUTE

TR01 Transfer of patent right