JPH08255976A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPH08255976A JPH08255976A JP7056084A JP5608495A JPH08255976A JP H08255976 A JPH08255976 A JP H08255976A JP 7056084 A JP7056084 A JP 7056084A JP 5608495 A JP5608495 A JP 5608495A JP H08255976 A JPH08255976 A JP H08255976A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- wiring
- substrate
- thin film
- multilayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
Landscapes
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 高速動作を行なう素子の実装に適した、高密
度で信頼性の高い多層配線基板を提供する。 【構成】 外部入出力配線用ビアを有する基板と、この
基板上に形成され信号配線を含む薄膜多層配線部とを具
備する多層配線基板である。前記信号配線の接続を検査
するためのパターンが薄膜多層部上に形成され、この接
続検査用パターン、及びパターンと前記信号配線とを接
続するビアが基板のビア上にあることを特徴とする。
度で信頼性の高い多層配線基板を提供する。 【構成】 外部入出力配線用ビアを有する基板と、この
基板上に形成され信号配線を含む薄膜多層配線部とを具
備する多層配線基板である。前記信号配線の接続を検査
するためのパターンが薄膜多層部上に形成され、この接
続検査用パターン、及びパターンと前記信号配線とを接
続するビアが基板のビア上にあることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線基板に係り、
特に高速動作を行なう素子を実装するのに適切な薄膜多
層配線基板に関する。
特に高速動作を行なう素子を実装するのに適切な薄膜多
層配線基板に関する。
【０００２】
【従来の技術】近年、情報技術の発展に伴って、その核
となる汎用コンピューターの性能向上への要求が強くな
りつつある。コンピューターの性能を上げるためには、
クロックサイクルの高速化が必要であり、そのためには
基板上における回路素子の集積密度を高めるとともに、
各素子間を接続する配線における伝搬遅延を低減するこ
とが重要となる。したがって、配線長を短く、かつ高密
度に形成し、高速動作が可能で信頼性の高い配線基板の
開発が望まれている。
となる汎用コンピューターの性能向上への要求が強くな
りつつある。コンピューターの性能を上げるためには、
クロックサイクルの高速化が必要であり、そのためには
基板上における回路素子の集積密度を高めるとともに、
各素子間を接続する配線における伝搬遅延を低減するこ
とが重要となる。したがって、配線長を短く、かつ高密
度に形成し、高速動作が可能で信頼性の高い配線基板の
開発が望まれている。
【０００３】このような高性能な汎用コンピューターな
どの配線基板としては、ベースとなるガラスエポキシ樹
脂製あるいはセラミックス製の基板上に、低誘電材料を
用いて多層化した薄膜配線基板が多く用いられる。
どの配線基板としては、ベースとなるガラスエポキシ樹
脂製あるいはセラミックス製の基板上に、低誘電材料を
用いて多層化した薄膜配線基板が多く用いられる。
【０００４】従来、そのような薄膜配線基板の表面に
は、チップ等を接続するためのボンディングパッド以外
は形成されていないので、チップを搭載後の信号配線の
接続検査を容易に行なうことができなかった。また、接
続すべき信号用のパッドを複数形成し、信号配線断線時
のあるいはワイヤボンディングの不良発生時のリペア用
のパッドを検査用パターンとして用いて、これにプロー
ブ針を当接して接続検査を行なう場合には、コンタクト
時のダメージにより、薄膜配線部内に接続不良を招くお
それがあった。
は、チップ等を接続するためのボンディングパッド以外
は形成されていないので、チップを搭載後の信号配線の
接続検査を容易に行なうことができなかった。また、接
続すべき信号用のパッドを複数形成し、信号配線断線時
のあるいはワイヤボンディングの不良発生時のリペア用
のパッドを検査用パターンとして用いて、これにプロー
ブ針を当接して接続検査を行なう場合には、コンタクト
時のダメージにより、薄膜配線部内に接続不良を招くお
それがあった。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
多層配線基板では、チップ搭載面に信号配線の接続検査
用パターンが形成されていなかったため、テスト工程の
簡易化が困難であった。また、プローブ針が当接される
パターンの場所によっては、テストを行なうことによっ
て薄膜多層部中に配線不良を起こすことがあり、基板の
信頼性を著しく低下させるおそれがある。そこで、本発
明は、高速動作を行なう素子の実装に適した、高密度で
信頼性の高い多層配線基板を提供することを目的とす
る。
多層配線基板では、チップ搭載面に信号配線の接続検査
用パターンが形成されていなかったため、テスト工程の
簡易化が困難であった。また、プローブ針が当接される
パターンの場所によっては、テストを行なうことによっ
て薄膜多層部中に配線不良を起こすことがあり、基板の
信頼性を著しく低下させるおそれがある。そこで、本発
明は、高速動作を行なう素子の実装に適した、高密度で
信頼性の高い多層配線基板を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、外部入出力部配線用ビアを有する基板
と、この基板上に形成され信号配線を含む薄膜多層配線
部とを具備し、前記信号配線の接続を検査するためのパ
ターンが薄膜多層部上に形成され、前記接続検査用パタ
ーン、およびこのパターンと前記信号配線とを接続する
ビアが基板のビア上にあることを特徴とする多層配線基
板を提供する。
に、本発明は、外部入出力部配線用ビアを有する基板
と、この基板上に形成され信号配線を含む薄膜多層配線
部とを具備し、前記信号配線の接続を検査するためのパ
ターンが薄膜多層部上に形成され、前記接続検査用パタ
ーン、およびこのパターンと前記信号配線とを接続する
ビアが基板のビア上にあることを特徴とする多層配線基
板を提供する。
【０００７】以下、本発明を詳細に説明する。本発明の
多層配線基板において、ベース基板および薄膜多層配線
部の材質は、特に限定されず、適宜選択することができ
る。例えば、ベース基板として窒化アルミニウム、薄膜
多層配線部の絶縁体および導体として、それぞれポリイ
ミドおよび銅が挙げられる。
多層配線基板において、ベース基板および薄膜多層配線
部の材質は、特に限定されず、適宜選択することができ
る。例えば、ベース基板として窒化アルミニウム、薄膜
多層配線部の絶縁体および導体として、それぞれポリイ
ミドおよび銅が挙げられる。
【０００８】本発明に用いられるベース基板のビアは、
表面から裏面へ貫通するように形成してもよく、また、
裏面に貫通せずに形成された２つのビアを、基板内部で
接続することもできる。したがって、このベース基板の
外部入出力部（Ｉ／Ｏ）は、基板の表面および裏面のい
ずれの側にも設けることができる。
表面から裏面へ貫通するように形成してもよく、また、
裏面に貫通せずに形成された２つのビアを、基板内部で
接続することもできる。したがって、このベース基板の
外部入出力部（Ｉ／Ｏ）は、基板の表面および裏面のい
ずれの側にも設けることができる。
【０００９】薄膜多層配線部における配線は、電気メッ
キ法により製造することができる。例えば、ウェハ全面
に金属を蒸着し、この蒸着膜の上にレジストを塗布し
て、配線を形成したい部分を剥離する。さらに、メッキ
により電極を形成した後、ポリイミド樹脂をスピンコー
ト法等によって塗布し、オーブン等によってキュアして
作製する。
キ法により製造することができる。例えば、ウェハ全面
に金属を蒸着し、この蒸着膜の上にレジストを塗布し
て、配線を形成したい部分を剥離する。さらに、メッキ
により電極を形成した後、ポリイミド樹脂をスピンコー
ト法等によって塗布し、オーブン等によってキュアして
作製する。
【００１０】本発明の多層配線基板は、薄膜多層部上に
形成された信号配線の接続検査用パターンが、ベース基
板のビア上の整合パターンと最短距離で接続されている
ことが好ましい。すなわち、接続検査用パターンと信号
配線とを接続するビアが、信号配線とベース基板の整合
パターンとを接続するビアを投影した面内にあることが
好ましい。
形成された信号配線の接続検査用パターンが、ベース基
板のビア上の整合パターンと最短距離で接続されている
ことが好ましい。すなわち、接続検査用パターンと信号
配線とを接続するビアが、信号配線とベース基板の整合
パターンとを接続するビアを投影した面内にあることが
好ましい。
【００１１】この場合、薄膜多層部の各配線層において
基板の整合パターンと検査用パターンとを接続するため
のビアおよびランドの寸法は、均一ではなく層毎に変え
て形成することができる。
基板の整合パターンと検査用パターンとを接続するため
のビアおよびランドの寸法は、均一ではなく層毎に変え
て形成することができる。
【００１２】また、上で規定した範囲内にビアを形成
し、さらに、基板の周辺側に検査用パターンを形成する
と、薄膜多層部上のチップ搭載面を有効に活用すること
ができ、しかも検査の工程上好ましい。
し、さらに、基板の周辺側に検査用パターンを形成する
と、薄膜多層部上のチップ搭載面を有効に活用すること
ができ、しかも検査の工程上好ましい。
【００１３】
【作用】本発明の多層配線基板では、信号配線の接続検
査用パターンが薄膜多層部の上に形成されているので、
このパターンを用いることにより、チップの搭載前には
配線のオープン／ショートテストを行なうことができ、
また、チップを搭載した後には、チップの機能検査を容
易かつ正確に行なうことができる。しかも、この検査用
パターンを信号配線に接続するビアは、ベース基板から
の整合パターンを投影した面内に形成されているので、
検査を行なう際には、薄膜多層部の他の配線に何等影響
を与えることがない。
査用パターンが薄膜多層部の上に形成されているので、
このパターンを用いることにより、チップの搭載前には
配線のオープン／ショートテストを行なうことができ、
また、チップを搭載した後には、チップの機能検査を容
易かつ正確に行なうことができる。しかも、この検査用
パターンを信号配線に接続するビアは、ベース基板から
の整合パターンを投影した面内に形成されているので、
検査を行なう際には、薄膜多層部の他の配線に何等影響
を与えることがない。
【００１４】
【実施例】以下、図面を参照しながら、本発明を詳細に
説明する。図１に、本発明の多層配線基板を用いた半導
体装置の一例の断面図を示す。図１に示すように、多層
配線基板１１は、スルーホールア１０が形成された窒化
アルミニウム製のベース基板４と、この上に形成された
ポリイミドからなる薄膜配線部１２とにより構成され
る。配線部１２中には銅製の信号配線２が形成されてい
る。一方、配線部の表面には、信号配線２の接続テスト
用パターン１、ボンディングパッド７、およびチップ５
を搭載するためのダイパッド８が設けられている。な
お、ボンディングパッド７は、ビアおよび前述の信号配
線２を介してベース基板４の整合パターン１４と接続さ
れている。
説明する。図１に、本発明の多層配線基板を用いた半導
体装置の一例の断面図を示す。図１に示すように、多層
配線基板１１は、スルーホールア１０が形成された窒化
アルミニウム製のベース基板４と、この上に形成された
ポリイミドからなる薄膜配線部１２とにより構成され
る。配線部１２中には銅製の信号配線２が形成されてい
る。一方、配線部の表面には、信号配線２の接続テスト
用パターン１、ボンディングパッド７、およびチップ５
を搭載するためのダイパッド８が設けられている。な
お、ボンディングパッド７は、ビアおよび前述の信号配
線２を介してベース基板４の整合パターン１４と接続さ
れている。
【００１５】また、ダイパッド８上には、導電性または
非導電性樹脂９を介してチップ５が搭載されており、こ
のチップは、ボンディングワイヤー６により基板のボン
ディングパッド７に接続されている。なお、チップ５
は、バンプにより薄膜多層部１１上あるいは多層配線基
板１１上に実装してもよい。
非導電性樹脂９を介してチップ５が搭載されており、こ
のチップは、ボンディングワイヤー６により基板のボン
ディングパッド７に接続されている。なお、チップ５
は、バンプにより薄膜多層部１１上あるいは多層配線基
板１１上に実装してもよい。
【００１６】本発明の多層配線基板の特徴であるテスト
用パターン１を信号配線２に接続するためのビアは、ベ
ース基板４のスルーホール１０上の整合パターン１４を
投影した領域内に形成されている。特に、図１に示す態
様においては、ベース基板４の整合パターン１４からの
ビアと、テスト用パターン１を接続するためのビア、す
なわち信号配線２の上下に設けられたビアは、互いに対
向するように配置されている。配線多層部１１内におい
て、テスト用パターン１とベース基板４の整合パターン
１４とは、直線的に最短距離で接続されているというこ
とができる。
用パターン１を信号配線２に接続するためのビアは、ベ
ース基板４のスルーホール１０上の整合パターン１４を
投影した領域内に形成されている。特に、図１に示す態
様においては、ベース基板４の整合パターン１４からの
ビアと、テスト用パターン１を接続するためのビア、す
なわち信号配線２の上下に設けられたビアは、互いに対
向するように配置されている。配線多層部１１内におい
て、テスト用パターン１とベース基板４の整合パターン
１４とは、直線的に最短距離で接続されているというこ
とができる。
【００１７】本発明の態様の一例を挙げると、例えば、
一辺が８５．６ｍｍのベース基板４（厚さ１ｍｍ）上
に、一辺が７６．６ｍｍの薄膜配線部１２（厚さ７５μ
ｍ）を形成することができ、この場合には、基板端から
配線部端までの距離は４．５μｍとなる。また、テスト
用パターン１の一辺の長さ、および配線部端とテスト用
パターンとの最短距離は、それぞれ２４０μｍおよび９
２０μｍとすることができる。また、ボンディングパッ
ド７の寸法は、例えば、通常２５０×１５０μｍとし、
ベース基板のスルーホールの内径および表面パターンの
寸法は、それぞれ２００μｍおよび１．０２ｍｍであ
る。
一辺が８５．６ｍｍのベース基板４（厚さ１ｍｍ）上
に、一辺が７６．６ｍｍの薄膜配線部１２（厚さ７５μ
ｍ）を形成することができ、この場合には、基板端から
配線部端までの距離は４．５μｍとなる。また、テスト
用パターン１の一辺の長さ、および配線部端とテスト用
パターンとの最短距離は、それぞれ２４０μｍおよび９
２０μｍとすることができる。また、ボンディングパッ
ド７の寸法は、例えば、通常２５０×１５０μｍとし、
ベース基板のスルーホールの内径および表面パターンの
寸法は、それぞれ２００μｍおよび１．０２ｍｍであ
る。
【００１８】このように本発明では、信号配線２の接続
検査用のパターン１を薄膜多層部１２のチップ搭載面に
形成しているので、ボンディングパッド７とテスト用パ
ターン１とにプローブ針を当接することによって、信号
配線２におけるＡ−Ｂ間の接続を検査することができ
る。また、チップ５を搭載した後には、テスト用パター
ン１からチップに容易に信号を入力して機能検査を行な
うことが可能である。特に、図１に示す例では、検査用
パターン１を接続するためのビアと、整合パターン１４
からのビアとが、信号配線２において対向する位置にあ
るので、さらに下層に配線が形成されていても、この配
線に何等影響を与えることなく接続テストを行なうこと
ができる。
検査用のパターン１を薄膜多層部１２のチップ搭載面に
形成しているので、ボンディングパッド７とテスト用パ
ターン１とにプローブ針を当接することによって、信号
配線２におけるＡ−Ｂ間の接続を検査することができ
る。また、チップ５を搭載した後には、テスト用パター
ン１からチップに容易に信号を入力して機能検査を行な
うことが可能である。特に、図１に示す例では、検査用
パターン１を接続するためのビアと、整合パターン１４
からのビアとが、信号配線２において対向する位置にあ
るので、さらに下層に配線が形成されていても、この配
線に何等影響を与えることなく接続テストを行なうこと
ができる。
【００１９】ここで説明したように、テスト用パターン
１と基板４の整合パターン１４とが薄膜多層部内で最短
距離で接続されている場合には、さらに以下のような利
点を有する。
１と基板４の整合パターン１４とが薄膜多層部内で最短
距離で接続されている場合には、さらに以下のような利
点を有する。
【００２０】薄膜配線部１２を順次形成する場合、最上
層まで配線部が完成する前に接続不良の層を発見するた
めに、各層を形成するごとにオープン／ショートテスト
を行なうことがある。このように層毎にテストを行なう
ことによって、不良を発見した時点で、その層の配線を
随時リペアすることが可能となる。したがって、大規模
な基板ほど歩留りに及ぼす影響が大きくなる。
層まで配線部が完成する前に接続不良の層を発見するた
めに、各層を形成するごとにオープン／ショートテスト
を行なうことがある。このように層毎にテストを行なう
ことによって、不良を発見した時点で、その層の配線を
随時リペアすることが可能となる。したがって、大規模
な基板ほど歩留りに及ぼす影響が大きくなる。
【００２１】なお、このような接続検査は、基板上の各
端子の座標データをもとに、その端子の抵抗値あるいは
容量値を自動測定するものであり、前述のように整合パ
ターンを投影した領域内の一定の位置で、各層のビアを
形成した場合には、測定に必要な座標データは各層とも
同一となる。したがって、１つの座標データを用い、全
層について信号配線の接続検査を行なうことができる。
端子の座標データをもとに、その端子の抵抗値あるいは
容量値を自動測定するものであり、前述のように整合パ
ターンを投影した領域内の一定の位置で、各層のビアを
形成した場合には、測定に必要な座標データは各層とも
同一となる。したがって、１つの座標データを用い、全
層について信号配線の接続検査を行なうことができる。
【００２２】図４に、本発明を適用した配線基板のテス
トを行なう際の一例を示す。なお、図４（ａ）は上面図
であり、（ｂ）は要部断面図である。テストを行なう場
合には、まず、本発明を適用した基板２６をステージ２
７上に固定し、ステージ２７の上方にプローブカード２
８を配置する。次いで、このプローブカード２８からの
プローブ針２９を、基板２６の最上層に形成したテスト
用パターン１に当接する。なお、このプローブカード２
８は、図４（ｂ）に示すように上下に調節可能である。
トを行なう際の一例を示す。なお、図４（ａ）は上面図
であり、（ｂ）は要部断面図である。テストを行なう場
合には、まず、本発明を適用した基板２６をステージ２
７上に固定し、ステージ２７の上方にプローブカード２
８を配置する。次いで、このプローブカード２８からの
プローブ針２９を、基板２６の最上層に形成したテスト
用パターン１に当接する。なお、このプローブカード２
８は、図４（ｂ）に示すように上下に調節可能である。
【００２３】図４に示されるように、プローブカード２
８のプローブ針２９は、基板の周囲からテスト用パター
ン１に当接される。したがって、本発明のように、テス
ト用パターン１をチップ搭載面の、基板周辺に形成する
ことにより、通常の（表面実装基板検査用の）ステージ
２７上で、チップ５を破損することなく、容易に配線の
接続検査を行なうことができる。
８のプローブ針２９は、基板の周囲からテスト用パター
ン１に当接される。したがって、本発明のように、テス
ト用パターン１をチップ搭載面の、基板周辺に形成する
ことにより、通常の（表面実装基板検査用の）ステージ
２７上で、チップ５を破損することなく、容易に配線の
接続検査を行なうことができる。
【００２４】ここで、図４には示していないが、プロー
ブカード２８は、コネクターおよびケーブルにより評価
用システムに接続されており、必要なテスト信号をプロ
ーブカードに入出力して、基板における配線の接続の良
／不良を判定することができる。
ブカード２８は、コネクターおよびケーブルにより評価
用システムに接続されており、必要なテスト信号をプロ
ーブカードに入出力して、基板における配線の接続の良
／不良を判定することができる。
【００２５】比較のために、従来の多層配線基板の要部
断面図を図６に示す。なお、図６（ａ）および（ｂ）
は、いずれも、基板の裏面にＩ／Ｏを形成する場合の例
である。
断面図を図６に示す。なお、図６（ａ）および（ｂ）
は、いずれも、基板の裏面にＩ／Ｏを形成する場合の例
である。
【００２６】図６（ａ）に示す多層配線基板５０は、薄
膜配線部６１のチップ搭載面には、チップを接続するた
めのボンディングパッド５７しか形成されていない。し
たがって、この場合、薄膜配線部６１の配線５２のＥ−
Ｆ間の接続を検査するためには、基板裏面のパターン６
２とボンディングパッド５７とにプローブ針を当接しな
ければならない。このようなテストは、チップを搭載す
る前および後のいずれの場合も、極めて困難であるた
め、特別なテスト装置、あるいは治具を準備する必要が
ある。このため、通常の表面実装タイプの基板のテスト
に比べ、コストが割高になることが予測される。
膜配線部６１のチップ搭載面には、チップを接続するた
めのボンディングパッド５７しか形成されていない。し
たがって、この場合、薄膜配線部６１の配線５２のＥ−
Ｆ間の接続を検査するためには、基板裏面のパターン６
２とボンディングパッド５７とにプローブ針を当接しな
ければならない。このようなテストは、チップを搭載す
る前および後のいずれの場合も、極めて困難であるた
め、特別なテスト装置、あるいは治具を準備する必要が
ある。このため、通常の表面実装タイプの基板のテスト
に比べ、コストが割高になることが予測される。
【００２７】図６（ｂ）に示す多層配線基板６５では、
薄膜多層部６１上にリペア用のパッド５１が形成されて
おり、薄膜多層部内には、信号配線５２の下層にもう１
つの配線６３が形成されている。このような構成の多層
配線基板の場合には、リペア用のパッド５１にプローブ
針を当接することによって、薄膜配線部６４の配線５２
のＥ−Ｇ間の接続を検査することも考えられるが、以下
に示すような問題が生じる。
薄膜多層部６１上にリペア用のパッド５１が形成されて
おり、薄膜多層部内には、信号配線５２の下層にもう１
つの配線６３が形成されている。このような構成の多層
配線基板の場合には、リペア用のパッド５１にプローブ
針を当接することによって、薄膜配線部６４の配線５２
のＥ−Ｇ間の接続を検査することも考えられるが、以下
に示すような問題が生じる。
【００２８】通常、薄膜配線部の信号配線のオープン／
ショートによる不良は、薄膜部の最上層のパッドにプロ
ーブ針を当接し、抵抗値や容量値を測定することによっ
て判定するものである。
ショートによる不良は、薄膜部の最上層のパッドにプロ
ーブ針を当接し、抵抗値や容量値を測定することによっ
て判定するものである。
【００２９】数十μｍ以上の厚さで薄膜配線部が形成さ
れていると、基板上には十数μｍ程度の高さのばらつき
が生じることがあり、自動測定する場合には、測定個所
の最大の深さに合わせて針を落とし込んで当接しなけれ
ばならない。しかしながら、その落とし込み量が大きす
ぎると、針を当接した部分の下の層で層間のショートが
発生する。すなわち、仮に配線５２を良好に形成されて
いても、プローブ針をリペア用パッド５１に当接すると
いうテスト工程を経ることによって、配線５２が、その
下層に形成された別の配線６３とショートするおそれが
ある。
れていると、基板上には十数μｍ程度の高さのばらつき
が生じることがあり、自動測定する場合には、測定個所
の最大の深さに合わせて針を落とし込んで当接しなけれ
ばならない。しかしながら、その落とし込み量が大きす
ぎると、針を当接した部分の下の層で層間のショートが
発生する。すなわち、仮に配線５２を良好に形成されて
いても、プローブ針をリペア用パッド５１に当接すると
いうテスト工程を経ることによって、配線５２が、その
下層に形成された別の配線６３とショートするおそれが
ある。
【００３０】しかも、パッド５１は、その本来の目的が
リペア用であるので、基板の周辺側よりもむしろ、ボン
ディングパッド５７に近接して形成される。例えば、ボ
ンディングパッド５７とリペア用パッド５１との最短距
離は、わずか１００μｍ程度である。これに対して、入
出力信号線については、接続検査のためにプローブ針が
当接されるパターンは、次のような点から、基板の周辺
にあることが極めて有利である。すなわち、基板の内側
に実装されたチップにダメージを与えにくく、また、基
板表面の所定の範囲内に集めることによって、容易に顕
微鏡で探すことができる。したがって、仮に図６（ｂ）
に示す多層配線基板において、配線６３が形成されてい
ない場合であっても、リペア用のパッド５１を用いての
接続検査は、工程上の不都合が生じる。
リペア用であるので、基板の周辺側よりもむしろ、ボン
ディングパッド５７に近接して形成される。例えば、ボ
ンディングパッド５７とリペア用パッド５１との最短距
離は、わずか１００μｍ程度である。これに対して、入
出力信号線については、接続検査のためにプローブ針が
当接されるパターンは、次のような点から、基板の周辺
にあることが極めて有利である。すなわち、基板の内側
に実装されたチップにダメージを与えにくく、また、基
板表面の所定の範囲内に集めることによって、容易に顕
微鏡で探すことができる。したがって、仮に図６（ｂ）
に示す多層配線基板において、配線６３が形成されてい
ない場合であっても、リペア用のパッド５１を用いての
接続検査は、工程上の不都合が生じる。
【００３１】上述のような理由から、リペア用のパッド
が基板上に形成されていても、新たな問題を引き起こさ
ずに、このパッドを接続検査用として用いることは困難
であり、本発明の目的を達成することができないことが
わかる。
が基板上に形成されていても、新たな問題を引き起こさ
ずに、このパッドを接続検査用として用いることは困難
であり、本発明の目的を達成することができないことが
わかる。
【００３２】図２に本発明の多層配線基板の他の例を示
す。図２に示す例においては、チップ５は、フェイスダ
ウンの状態でバンプ１５により接続されている。なお、
図２（ａ）および図２（ｂ）は、それぞれチップ搭載面
にＩ／Ｏを形成する場合、およびチップ搭載面とは反対
面にＩ／Ｏを形成する場合の例を表わす。
す。図２に示す例においては、チップ５は、フェイスダ
ウンの状態でバンプ１５により接続されている。なお、
図２（ａ）および図２（ｂ）は、それぞれチップ搭載面
にＩ／Ｏを形成する場合、およびチップ搭載面とは反対
面にＩ／Ｏを形成する場合の例を表わす。
【００３３】図２（ａ）の多層配線基板１７において
は、ベース基板４の表面にパターン１６が露出して形成
されており、このパターン１６は、スルーホール１８お
よび１０を介してベース基板４内部でパターン１４と接
続されている。このようにテスト用パターン１が基板表
面に形成されているので、チップ５を搭載する前には、
テスト用パターン１とボンディングパッド７とにプロー
ブ針を当接することによって１−Ｂ−Ａ−７の接続を検
査することができる。さらに、テスト用パターン１と基
板表面パターン１６とにプローブ針を当接することによ
り、ベース基板４と薄膜部１２との整合パターン１４を
含む、１−Ｂ−Ｃ−Ｄ−１６の接続を検査することがで
きる。
は、ベース基板４の表面にパターン１６が露出して形成
されており、このパターン１６は、スルーホール１８お
よび１０を介してベース基板４内部でパターン１４と接
続されている。このようにテスト用パターン１が基板表
面に形成されているので、チップ５を搭載する前には、
テスト用パターン１とボンディングパッド７とにプロー
ブ針を当接することによって１−Ｂ−Ａ−７の接続を検
査することができる。さらに、テスト用パターン１と基
板表面パターン１６とにプローブ針を当接することによ
り、ベース基板４と薄膜部１２との整合パターン１４を
含む、１−Ｂ−Ｃ−Ｄ−１６の接続を検査することがで
きる。
【００３４】また、チップ５を搭載した後には、テスト
用パターン１および表面パターン１６のいずれからで
も、チップに信号を入力して機能検査を行なうことがで
きる。図２（ａ）は、そのモジュール特製の基板を用い
た場合であり、（ｂ）は、汎用性の貫通ビアだけが形成
されている基板の例である。
用パターン１および表面パターン１６のいずれからで
も、チップに信号を入力して機能検査を行なうことがで
きる。図２（ａ）は、そのモジュール特製の基板を用い
た場合であり、（ｂ）は、汎用性の貫通ビアだけが形成
されている基板の例である。
【００３５】図２（ｂ）の多層配線基板１９は、ベース
基板４の表面に露出して形成されたパターン１６がベー
ス基板内でパターン１４と接続されていない以外は、図
２（ａ）の場合と同様である。すなわち、多層配線基板
１９においては、表面パターン１６は、貫通ビアにより
基板裏面のパターン２０に接続されている。この場合
も、チップ５を搭載する前には、テスト用パターン１と
ボンディングパッド７とにブローブ針を当接することに
よって、１−Ｂ−Ａ−７の接続を検査することができ、
チップを搭載した後は、テスト用パターン１から信号を
入力することもできる。
基板４の表面に露出して形成されたパターン１６がベー
ス基板内でパターン１４と接続されていない以外は、図
２（ａ）の場合と同様である。すなわち、多層配線基板
１９においては、表面パターン１６は、貫通ビアにより
基板裏面のパターン２０に接続されている。この場合
も、チップ５を搭載する前には、テスト用パターン１と
ボンディングパッド７とにブローブ針を当接することに
よって、１−Ｂ−Ａ−７の接続を検査することができ、
チップを搭載した後は、テスト用パターン１から信号を
入力することもできる。
【００３６】特に、この例においては、ベース基板４内
に１０以外のスルーホール（例えば、キャップを取り付
けるシーリング部など）１８を形成しているので、スル
ーホール１０と１８とを裏面でショートさせることによ
って、１−Ｂ−１３−１６の接続を検査することもでき
る。
に１０以外のスルーホール（例えば、キャップを取り付
けるシーリング部など）１８を形成しているので、スル
ーホール１０と１８とを裏面でショートさせることによ
って、１−Ｂ−１３−１６の接続を検査することもでき
る。
【００３７】以上の例では、テスト用パターン１と基板
４の整合パターン１４とを接続するためのビアおよびラ
ンドを、薄膜多層部１１内の各層とも均一なサイズで形
成したが、本発明はこれに限定されるものではない。例
えば、最上層まで薄膜多層部１２を形成した際に十分な
平坦性が得られない場合などは、ビアおよびランドのサ
イズを層毎に変えて形成することが好ましい。
４の整合パターン１４とを接続するためのビアおよびラ
ンドを、薄膜多層部１１内の各層とも均一なサイズで形
成したが、本発明はこれに限定されるものではない。例
えば、最上層まで薄膜多層部１２を形成した際に十分な
平坦性が得られない場合などは、ビアおよびランドのサ
イズを層毎に変えて形成することが好ましい。
【００３８】このような構成の薄膜多層部を有する多層
配線基板の一例を、図３に示す。なお、図３において
は、基板４のビアは省略されている。また、各層のビア
の寸法の違いを説明するために、信号配線は貫通ビアに
は接続されていないが、実際には信号配線は層Ｌ３にあ
り、この層のビアと接続されている。
配線基板の一例を、図３に示す。なお、図３において
は、基板４のビアは省略されている。また、各層のビア
の寸法の違いを説明するために、信号配線は貫通ビアに
は接続されていないが、実際には信号配線は層Ｌ３にあ
り、この層のビアと接続されている。
【００３９】図３に示す多層配線基板２１においては、
薄膜多層部２２の各層Ｌ１，Ｌ２，Ｌ３，Ｌ４およびＬ
５のランド径ＷL1，ＷL2，ＷL3，ＷL4およびＷL5が、ベ
ース基板４側から薄膜多層部２２表面に向けて順に大き
くなるように形成されている。
薄膜多層部２２の各層Ｌ１，Ｌ２，Ｌ３，Ｌ４およびＬ
５のランド径ＷL1，ＷL2，ＷL3，ＷL4およびＷL5が、ベ
ース基板４側から薄膜多層部２２表面に向けて順に大き
くなるように形成されている。
【００４０】このように各層のビアおよびランドを違う
サイズで形成することによって、最上層まで薄膜多層部
２２を形成した後も、良好な平坦性を得ることができ
る。なお、薄膜多層部２２の各層のビアおよびランドの
寸法は、原則として全てが同一でなければよく、任意に
変更することができる。すなわち、各層のビアおよびラ
ンドのサイズをすべてランダムに変えたり、図３とは逆
に（ＷL1＞ＷL2＞ＷL3＞ＷL4＞ＷL5）となるように各層
を形成することも可能である。
サイズで形成することによって、最上層まで薄膜多層部
２２を形成した後も、良好な平坦性を得ることができ
る。なお、薄膜多層部２２の各層のビアおよびランドの
寸法は、原則として全てが同一でなければよく、任意に
変更することができる。すなわち、各層のビアおよびラ
ンドのサイズをすべてランダムに変えたり、図３とは逆
に（ＷL1＞ＷL2＞ＷL3＞ＷL4＞ＷL5）となるように各層
を形成することも可能である。
【００４１】また、本発明の多層配線基板は、図５に示
すようには、マルチチップモジュールに適用することも
できる。マルチチップモジュール３０においては、ベー
ス基板３１上に、薄膜多層配線部３２が形成されてい
る。なお、ベース基板３１としては、電源系配線用およ
び信号配線用の導体層を同時焼成により形成した基板、
例えば窒化アルミニウムを使用し、銅とポリイミドで形
成される薄膜配線部３１には、信号配線３２と電源・グ
ランド配線層２２とが各２層ずつ形成されている。
すようには、マルチチップモジュールに適用することも
できる。マルチチップモジュール３０においては、ベー
ス基板３１上に、薄膜多層配線部３２が形成されてい
る。なお、ベース基板３１としては、電源系配線用およ
び信号配線用の導体層を同時焼成により形成した基板、
例えば窒化アルミニウムを使用し、銅とポリイミドで形
成される薄膜配線部３１には、信号配線３２と電源・グ
ランド配線層２２とが各２層ずつ形成されている。
【００４２】テスト用パターン１が形成されている薄膜
多層配線３１の最上部には、ＬＳＩ３５が複数個搭載さ
れ、これらはキャップ３６で封止されており、ベース基
板３１は、フレキシブルリード３７によりモジュール外
部と接続されている。なお、この入出力部は、ピンやメ
タルリードをろう付けして用いることもできる。
多層配線３１の最上部には、ＬＳＩ３５が複数個搭載さ
れ、これらはキャップ３６で封止されており、ベース基
板３１は、フレキシブルリード３７によりモジュール外
部と接続されている。なお、この入出力部は、ピンやメ
タルリードをろう付けして用いることもできる。
【００４３】また、放熱性を向上させるために、薄膜多
層配線部分３２に、ＬＳＩ３５からベース基板３１への
放熱路として、サーマルビア３９を各ＬＳＩごとに形成
することも有効である。ＬＳＩ３５で生じた熱は、サー
マルビア３９およびベース基板３１を通じて放熱フィン
３８側にスムーズに放出する。
層配線部分３２に、ＬＳＩ３５からベース基板３１への
放熱路として、サーマルビア３９を各ＬＳＩごとに形成
することも有効である。ＬＳＩ３５で生じた熱は、サー
マルビア３９およびベース基板３１を通じて放熱フィン
３８側にスムーズに放出する。
【００４４】このような構成のマルチチップモジュール
３０においても、テスト用パターン１を用いて、チップ
を搭載する前の配線の接続検査、およびチップ搭載後の
機能検査を容易に行なうことができる。
３０においても、テスト用パターン１を用いて、チップ
を搭載する前の配線の接続検査、およびチップ搭載後の
機能検査を容易に行なうことができる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
高速動作を行なう素子間を接続するための高密度で信頼
性の高い多層配線基板を提供することができる。かかる
多層配線基板は、素子を実装するための全ての基板とし
て適用することができ、その工業的価値は大きい。
高速動作を行なう素子間を接続するための高密度で信頼
性の高い多層配線基板を提供することができる。かかる
多層配線基板は、素子を実装するための全ての基板とし
て適用することができ、その工業的価値は大きい。
【図１】本発明の多層配線基板を用いた半導体装置の一
例を示す要部断面図。
例を示す要部断面図。
【図２】本発明の多層配線基板を用いた半導体装置の他
の例を示す断面図。
の例を示す断面図。
【図３】本発明の多層配線基板を用いた半導体装置の他
の例を示す断面図。
の例を示す断面図。
【図４】本発明の多層配線基板の実機テストを行なう際
の模式図。
の模式図。
【図５】本発明の多層配線基板の他の例を示す断面図。
【図６】従来の多層配線基板を用いた半導体装置を示す
断面図。
断面図。
１…テスト用パターン，２…信号配線，３…絶縁体，４
…ベース基板 ５…チップ，６…ボンディングワイヤ，７…ボンディン
グパッド ８…ダイパッド，９…樹脂層，１０…スルーホール，１
１…多層配線基板 １２…薄膜多層部，１３…基板の裏面パターン，１４…
基板の表面パターン １５…バンプ，１６…基板の表面パターン，１７…多層
配線基板 １８…スルーホール，１９…多層配線基板，２０…裏面
パターン ２１…多層配線基板，２２…薄膜多層部，２３…貫通ビ
ア，２４…ビア ２５…ランド，２６…基板，２７…ステージ，２８…プ
ローブカード ２９…プローブ針，３０…マルチチップモジュール，３
１…ベース基板 ３２…薄膜多層配線，３３…信号配線，３４…電源・グ
ランド配線 ３５…ＬＳＩ，３６…キャップ，３７…フレキシブルリ
ード ３８…放熱フィン，３９…サーマルビア，４０…ホンデ
ィングパッド ５０…多層配線基板，５１…リペア用パッド，５２…信
号配線，５３…絶縁体 ５４…ベース基板，５５…チップ，５６…ボンディング
ワイヤ ５７…ボンディングパッド，５８…ダイパッド，５９…
樹脂 ６０…スルーホール，６１…薄膜多層部，６２…裏面パ
ターン ６３…信号配線，６４…薄膜多層部，６５…多層配線基
板。
…ベース基板 ５…チップ，６…ボンディングワイヤ，７…ボンディン
グパッド ８…ダイパッド，９…樹脂層，１０…スルーホール，１
１…多層配線基板 １２…薄膜多層部，１３…基板の裏面パターン，１４…
基板の表面パターン １５…バンプ，１６…基板の表面パターン，１７…多層
配線基板 １８…スルーホール，１９…多層配線基板，２０…裏面
パターン ２１…多層配線基板，２２…薄膜多層部，２３…貫通ビ
ア，２４…ビア ２５…ランド，２６…基板，２７…ステージ，２８…プ
ローブカード ２９…プローブ針，３０…マルチチップモジュール，３
１…ベース基板 ３２…薄膜多層配線，３３…信号配線，３４…電源・グ
ランド配線 ３５…ＬＳＩ，３６…キャップ，３７…フレキシブルリ
ード ３８…放熱フィン，３９…サーマルビア，４０…ホンデ
ィングパッド ５０…多層配線基板，５１…リペア用パッド，５２…信
号配線，５３…絶縁体 ５４…ベース基板，５５…チップ，５６…ボンディング
ワイヤ ５７…ボンディングパッド，５８…ダイパッド，５９…
樹脂 ６０…スルーホール，６１…薄膜多層部，６２…裏面パ
ターン ６３…信号配線，６４…薄膜多層部，６５…多層配線基
板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 Ｈ０１Ｌ 23/12 Ｎ (72)発明者 高木 亜矢子 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内
Claims (1)
- 【請求項１】 外部入出力配線用ビアを有する基板と、
この基板上に形成され信号配線を含む薄膜多層配線部と
を具備し、前記信号配線の接続を検査するためのパター
ンが薄膜多層部上に形成され、前記接続検査用パター
ン、およびこのパターンと前記信号配線とを接続するビ
アが基板のビア上にあることを特徴とする多層配線基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7056084A JPH08255976A (ja) | 1995-03-15 | 1995-03-15 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7056084A JPH08255976A (ja) | 1995-03-15 | 1995-03-15 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255976A true JPH08255976A (ja) | 1996-10-01 |
Family
ID=13017229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7056084A Pending JPH08255976A (ja) | 1995-03-15 | 1995-03-15 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255976A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002528904A (ja) * | 1998-10-23 | 2002-09-03 | テラダイン・インコーポレーテッド | 高密度のプリント回路ボード |
| JP2010157561A (ja) * | 2008-12-26 | 2010-07-15 | Renesas Technology Corp | 半導体装置および半導体システム |
| WO2015151809A1 (ja) * | 2014-03-31 | 2015-10-08 | 株式会社村田製作所 | 積層配線基板およびこれを備えるプローブカード |
| WO2018139045A1 (ja) * | 2017-01-27 | 2018-08-02 | 株式会社村田製作所 | 回路モジュール及びインターポーザ |
-
1995
- 1995-03-15 JP JP7056084A patent/JPH08255976A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002528904A (ja) * | 1998-10-23 | 2002-09-03 | テラダイン・インコーポレーテッド | 高密度のプリント回路ボード |
| JP2010157561A (ja) * | 2008-12-26 | 2010-07-15 | Renesas Technology Corp | 半導体装置および半導体システム |
| WO2015151809A1 (ja) * | 2014-03-31 | 2015-10-08 | 株式会社村田製作所 | 積層配線基板およびこれを備えるプローブカード |
| JPWO2015151809A1 (ja) * | 2014-03-31 | 2017-04-13 | 株式会社村田製作所 | 積層配線基板およびこれを備えるプローブカード |
| WO2018139045A1 (ja) * | 2017-01-27 | 2018-08-02 | 株式会社村田製作所 | 回路モジュール及びインターポーザ |
| JPWO2018139045A1 (ja) * | 2017-01-27 | 2019-11-14 | 株式会社村田製作所 | 回路モジュール及びインターポーザ |
| US11450451B2 (en) | 2017-01-27 | 2022-09-20 | Murata Manufacturing Co., Ltd. | Circuit module and interposer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8114687B2 (en) | Adapter board and method for manufacturing same, probe card, method for inspecting semiconductor wafer, and method for manufacturing semiconductor device | |
| JPH0220848Y2 (ja) | ||
| US6335210B1 (en) | Baseplate for chip burn-in and/of testing, and method thereof | |
| JP2001091543A (ja) | 半導体検査装置 | |
| KR100712561B1 (ko) | 웨이퍼 형태의 프로브 카드 및 그 제조방법과 웨이퍼형태의 프로브 카드를 구비한 반도체 검사장치 | |
| US5644247A (en) | Test socket and method for producing known good dies using the test socket | |
| JP2005322921A (ja) | バンプテストのためのフリップチップ半導体パッケージ及びその製造方法 | |
| US7439751B2 (en) | Apparatus and method for testing conductive bumps | |
| US7825410B2 (en) | Semiconductor device | |
| CN110531125B (zh) | 空间转换器、探针卡及其制造方法 | |
| US7700383B2 (en) | Manufacturing method for semiconductor device and determination method for position of semiconductor element | |
| US4933635A (en) | In-line process monitors for thin film wiring | |
| US6026221A (en) | Prototyping multichip module | |
| US6472900B1 (en) | Efficient device debug system | |
| US7102372B2 (en) | Apparatus and method for testing conductive bumps | |
| JP2001015882A (ja) | 歪みゲージ内蔵回路基板およびその製造方法 | |
| JPH04234141A (ja) | Ｔａｂフレームおよびその基板への接続方法 | |
| JPH08255976A (ja) | 多層配線基板 | |
| JPH0763786A (ja) | プローブ構造 | |
| US20030234660A1 (en) | Direct landing technology for wafer probe | |
| US20030094966A1 (en) | Method for testing electrical characteristics of bumps | |
| JPH02184043A (ja) | 半導体装置の製造方法 | |
| Gunji et al. | Cost-effective Capacitive Testing for Fine Pitch RDL First | |
| JPH02106943A (ja) | 半導体集積回路の実装構造 | |
| KR20010093811A (ko) | 집적회로 칩 캐리어 |