JPH08255976A - 多層配線基板 - Google Patents
多層配線基板Info
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- H05K1/02—Details
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 高速動作を行なう素子の実装に適した、高密
度で信頼性の高い多層配線基板を提供する。 【構成】 外部入出力配線用ビアを有する基板と、この
基板上に形成され信号配線を含む薄膜多層配線部とを具
備する多層配線基板である。前記信号配線の接続を検査
するためのパターンが薄膜多層部上に形成され、この接
続検査用パターン、及びパターンと前記信号配線とを接
続するビアが基板のビア上にあることを特徴とする。
度で信頼性の高い多層配線基板を提供する。 【構成】 外部入出力配線用ビアを有する基板と、この
基板上に形成され信号配線を含む薄膜多層配線部とを具
備する多層配線基板である。前記信号配線の接続を検査
するためのパターンが薄膜多層部上に形成され、この接
続検査用パターン、及びパターンと前記信号配線とを接
続するビアが基板のビア上にあることを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、多層配線基板に係り、
特に高速動作を行なう素子を実装するのに適切な薄膜多
層配線基板に関する。
特に高速動作を行なう素子を実装するのに適切な薄膜多
層配線基板に関する。
【0002】
【従来の技術】近年、情報技術の発展に伴って、その核
となる汎用コンピューターの性能向上への要求が強くな
りつつある。コンピューターの性能を上げるためには、
クロックサイクルの高速化が必要であり、そのためには
基板上における回路素子の集積密度を高めるとともに、
各素子間を接続する配線における伝搬遅延を低減するこ
とが重要となる。したがって、配線長を短く、かつ高密
度に形成し、高速動作が可能で信頼性の高い配線基板の
開発が望まれている。
となる汎用コンピューターの性能向上への要求が強くな
りつつある。コンピューターの性能を上げるためには、
クロックサイクルの高速化が必要であり、そのためには
基板上における回路素子の集積密度を高めるとともに、
各素子間を接続する配線における伝搬遅延を低減するこ
とが重要となる。したがって、配線長を短く、かつ高密
度に形成し、高速動作が可能で信頼性の高い配線基板の
開発が望まれている。
【0003】このような高性能な汎用コンピューターな
どの配線基板としては、ベースとなるガラスエポキシ樹
脂製あるいはセラミックス製の基板上に、低誘電材料を
用いて多層化した薄膜配線基板が多く用いられる。
どの配線基板としては、ベースとなるガラスエポキシ樹
脂製あるいはセラミックス製の基板上に、低誘電材料を
用いて多層化した薄膜配線基板が多く用いられる。
【0004】従来、そのような薄膜配線基板の表面に
は、チップ等を接続するためのボンディングパッド以外
は形成されていないので、チップを搭載後の信号配線の
接続検査を容易に行なうことができなかった。また、接
続すべき信号用のパッドを複数形成し、信号配線断線時
のあるいはワイヤボンディングの不良発生時のリペア用
のパッドを検査用パターンとして用いて、これにプロー
ブ針を当接して接続検査を行なう場合には、コンタクト
時のダメージにより、薄膜配線部内に接続不良を招くお
それがあった。
は、チップ等を接続するためのボンディングパッド以外
は形成されていないので、チップを搭載後の信号配線の
接続検査を容易に行なうことができなかった。また、接
続すべき信号用のパッドを複数形成し、信号配線断線時
のあるいはワイヤボンディングの不良発生時のリペア用
のパッドを検査用パターンとして用いて、これにプロー
ブ針を当接して接続検査を行なう場合には、コンタクト
時のダメージにより、薄膜配線部内に接続不良を招くお
それがあった。
【0005】
【発明が解決しようとする課題】上述のように、従来の
多層配線基板では、チップ搭載面に信号配線の接続検査
用パターンが形成されていなかったため、テスト工程の
簡易化が困難であった。また、プローブ針が当接される
パターンの場所によっては、テストを行なうことによっ
て薄膜多層部中に配線不良を起こすことがあり、基板の
信頼性を著しく低下させるおそれがある。そこで、本発
明は、高速動作を行なう素子の実装に適した、高密度で
信頼性の高い多層配線基板を提供することを目的とす
る。
多層配線基板では、チップ搭載面に信号配線の接続検査
用パターンが形成されていなかったため、テスト工程の
簡易化が困難であった。また、プローブ針が当接される
パターンの場所によっては、テストを行なうことによっ
て薄膜多層部中に配線不良を起こすことがあり、基板の
信頼性を著しく低下させるおそれがある。そこで、本発
明は、高速動作を行なう素子の実装に適した、高密度で
信頼性の高い多層配線基板を提供することを目的とす
る。
【0006】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、外部入出力部配線用ビアを有する基板
と、この基板上に形成され信号配線を含む薄膜多層配線
部とを具備し、前記信号配線の接続を検査するためのパ
ターンが薄膜多層部上に形成され、前記接続検査用パタ
ーン、およびこのパターンと前記信号配線とを接続する
ビアが基板のビア上にあることを特徴とする多層配線基
板を提供する。
に、本発明は、外部入出力部配線用ビアを有する基板
と、この基板上に形成され信号配線を含む薄膜多層配線
部とを具備し、前記信号配線の接続を検査するためのパ
ターンが薄膜多層部上に形成され、前記接続検査用パタ
ーン、およびこのパターンと前記信号配線とを接続する
ビアが基板のビア上にあることを特徴とする多層配線基
板を提供する。
【0007】以下、本発明を詳細に説明する。本発明の
多層配線基板において、ベース基板および薄膜多層配線
部の材質は、特に限定されず、適宜選択することができ
る。例えば、ベース基板として窒化アルミニウム、薄膜
多層配線部の絶縁体および導体として、それぞれポリイ
ミドおよび銅が挙げられる。
多層配線基板において、ベース基板および薄膜多層配線
部の材質は、特に限定されず、適宜選択することができ
る。例えば、ベース基板として窒化アルミニウム、薄膜
多層配線部の絶縁体および導体として、それぞれポリイ
ミドおよび銅が挙げられる。
【0008】本発明に用いられるベース基板のビアは、
表面から裏面へ貫通するように形成してもよく、また、
裏面に貫通せずに形成された2つのビアを、基板内部で
接続することもできる。したがって、このベース基板の
外部入出力部(I/O)は、基板の表面および裏面のい
ずれの側にも設けることができる。
表面から裏面へ貫通するように形成してもよく、また、
裏面に貫通せずに形成された2つのビアを、基板内部で
接続することもできる。したがって、このベース基板の
外部入出力部(I/O)は、基板の表面および裏面のい
ずれの側にも設けることができる。
【0009】薄膜多層配線部における配線は、電気メッ
キ法により製造することができる。例えば、ウェハ全面
に金属を蒸着し、この蒸着膜の上にレジストを塗布し
て、配線を形成したい部分を剥離する。さらに、メッキ
により電極を形成した後、ポリイミド樹脂をスピンコー
ト法等によって塗布し、オーブン等によってキュアして
作製する。
キ法により製造することができる。例えば、ウェハ全面
に金属を蒸着し、この蒸着膜の上にレジストを塗布し
て、配線を形成したい部分を剥離する。さらに、メッキ
により電極を形成した後、ポリイミド樹脂をスピンコー
ト法等によって塗布し、オーブン等によってキュアして
作製する。
【0010】本発明の多層配線基板は、薄膜多層部上に
形成された信号配線の接続検査用パターンが、ベース基
板のビア上の整合パターンと最短距離で接続されている
ことが好ましい。すなわち、接続検査用パターンと信号
配線とを接続するビアが、信号配線とベース基板の整合
パターンとを接続するビアを投影した面内にあることが
好ましい。
形成された信号配線の接続検査用パターンが、ベース基
板のビア上の整合パターンと最短距離で接続されている
ことが好ましい。すなわち、接続検査用パターンと信号
配線とを接続するビアが、信号配線とベース基板の整合
パターンとを接続するビアを投影した面内にあることが
好ましい。
【0011】この場合、薄膜多層部の各配線層において
基板の整合パターンと検査用パターンとを接続するため
のビアおよびランドの寸法は、均一ではなく層毎に変え
て形成することができる。
基板の整合パターンと検査用パターンとを接続するため
のビアおよびランドの寸法は、均一ではなく層毎に変え
て形成することができる。
【0012】また、上で規定した範囲内にビアを形成
し、さらに、基板の周辺側に検査用パターンを形成する
と、薄膜多層部上のチップ搭載面を有効に活用すること
ができ、しかも検査の工程上好ましい。
し、さらに、基板の周辺側に検査用パターンを形成する
と、薄膜多層部上のチップ搭載面を有効に活用すること
ができ、しかも検査の工程上好ましい。
【0013】
【作用】本発明の多層配線基板では、信号配線の接続検
査用パターンが薄膜多層部の上に形成されているので、
このパターンを用いることにより、チップの搭載前には
配線のオープン/ショートテストを行なうことができ、
また、チップを搭載した後には、チップの機能検査を容
易かつ正確に行なうことができる。しかも、この検査用
パターンを信号配線に接続するビアは、ベース基板から
の整合パターンを投影した面内に形成されているので、
検査を行なう際には、薄膜多層部の他の配線に何等影響
を与えることがない。
査用パターンが薄膜多層部の上に形成されているので、
このパターンを用いることにより、チップの搭載前には
配線のオープン/ショートテストを行なうことができ、
また、チップを搭載した後には、チップの機能検査を容
易かつ正確に行なうことができる。しかも、この検査用
パターンを信号配線に接続するビアは、ベース基板から
の整合パターンを投影した面内に形成されているので、
検査を行なう際には、薄膜多層部の他の配線に何等影響
を与えることがない。
【0014】
【実施例】以下、図面を参照しながら、本発明を詳細に
説明する。図1に、本発明の多層配線基板を用いた半導
体装置の一例の断面図を示す。図1に示すように、多層
配線基板11は、スルーホールア10が形成された窒化
アルミニウム製のベース基板4と、この上に形成された
ポリイミドからなる薄膜配線部12とにより構成され
る。配線部12中には銅製の信号配線2が形成されてい
る。一方、配線部の表面には、信号配線2の接続テスト
用パターン1、ボンディングパッド7、およびチップ5
を搭載するためのダイパッド8が設けられている。な
お、ボンディングパッド7は、ビアおよび前述の信号配
線2を介してベース基板4の整合パターン14と接続さ
れている。
説明する。図1に、本発明の多層配線基板を用いた半導
体装置の一例の断面図を示す。図1に示すように、多層
配線基板11は、スルーホールア10が形成された窒化
アルミニウム製のベース基板4と、この上に形成された
ポリイミドからなる薄膜配線部12とにより構成され
る。配線部12中には銅製の信号配線2が形成されてい
る。一方、配線部の表面には、信号配線2の接続テスト
用パターン1、ボンディングパッド7、およびチップ5
を搭載するためのダイパッド8が設けられている。な
お、ボンディングパッド7は、ビアおよび前述の信号配
線2を介してベース基板4の整合パターン14と接続さ
れている。
【0015】また、ダイパッド8上には、導電性または
非導電性樹脂9を介してチップ5が搭載されており、こ
のチップは、ボンディングワイヤー6により基板のボン
ディングパッド7に接続されている。なお、チップ5
は、バンプにより薄膜多層部11上あるいは多層配線基
板11上に実装してもよい。
非導電性樹脂9を介してチップ5が搭載されており、こ
のチップは、ボンディングワイヤー6により基板のボン
ディングパッド7に接続されている。なお、チップ5
は、バンプにより薄膜多層部11上あるいは多層配線基
板11上に実装してもよい。
【0016】本発明の多層配線基板の特徴であるテスト
用パターン1を信号配線2に接続するためのビアは、ベ
ース基板4のスルーホール10上の整合パターン14を
投影した領域内に形成されている。特に、図1に示す態
様においては、ベース基板4の整合パターン14からの
ビアと、テスト用パターン1を接続するためのビア、す
なわち信号配線2の上下に設けられたビアは、互いに対
向するように配置されている。配線多層部11内におい
て、テスト用パターン1とベース基板4の整合パターン
14とは、直線的に最短距離で接続されているというこ
とができる。
用パターン1を信号配線2に接続するためのビアは、ベ
ース基板4のスルーホール10上の整合パターン14を
投影した領域内に形成されている。特に、図1に示す態
様においては、ベース基板4の整合パターン14からの
ビアと、テスト用パターン1を接続するためのビア、す
なわち信号配線2の上下に設けられたビアは、互いに対
向するように配置されている。配線多層部11内におい
て、テスト用パターン1とベース基板4の整合パターン
14とは、直線的に最短距離で接続されているというこ
とができる。
【0017】本発明の態様の一例を挙げると、例えば、
一辺が85.6mmのベース基板4(厚さ1mm)上
に、一辺が76.6mmの薄膜配線部12(厚さ75μ
m)を形成することができ、この場合には、基板端から
配線部端までの距離は4.5μmとなる。また、テスト
用パターン1の一辺の長さ、および配線部端とテスト用
パターンとの最短距離は、それぞれ240μmおよび9
20μmとすることができる。また、ボンディングパッ
ド7の寸法は、例えば、通常250×150μmとし、
ベース基板のスルーホールの内径および表面パターンの
寸法は、それぞれ200μmおよび1.02mmであ
る。
一辺が85.6mmのベース基板4(厚さ1mm)上
に、一辺が76.6mmの薄膜配線部12(厚さ75μ
m)を形成することができ、この場合には、基板端から
配線部端までの距離は4.5μmとなる。また、テスト
用パターン1の一辺の長さ、および配線部端とテスト用
パターンとの最短距離は、それぞれ240μmおよび9
20μmとすることができる。また、ボンディングパッ
ド7の寸法は、例えば、通常250×150μmとし、
ベース基板のスルーホールの内径および表面パターンの
寸法は、それぞれ200μmおよび1.02mmであ
る。
【0018】このように本発明では、信号配線2の接続
検査用のパターン1を薄膜多層部12のチップ搭載面に
形成しているので、ボンディングパッド7とテスト用パ
ターン1とにプローブ針を当接することによって、信号
配線2におけるA−B間の接続を検査することができ
る。また、チップ5を搭載した後には、テスト用パター
ン1からチップに容易に信号を入力して機能検査を行な
うことが可能である。特に、図1に示す例では、検査用
パターン1を接続するためのビアと、整合パターン14
からのビアとが、信号配線2において対向する位置にあ
るので、さらに下層に配線が形成されていても、この配
線に何等影響を与えることなく接続テストを行なうこと
ができる。
検査用のパターン1を薄膜多層部12のチップ搭載面に
形成しているので、ボンディングパッド7とテスト用パ
ターン1とにプローブ針を当接することによって、信号
配線2におけるA−B間の接続を検査することができ
る。また、チップ5を搭載した後には、テスト用パター
ン1からチップに容易に信号を入力して機能検査を行な
うことが可能である。特に、図1に示す例では、検査用
パターン1を接続するためのビアと、整合パターン14
からのビアとが、信号配線2において対向する位置にあ
るので、さらに下層に配線が形成されていても、この配
線に何等影響を与えることなく接続テストを行なうこと
ができる。
【0019】ここで説明したように、テスト用パターン
1と基板4の整合パターン14とが薄膜多層部内で最短
距離で接続されている場合には、さらに以下のような利
点を有する。
1と基板4の整合パターン14とが薄膜多層部内で最短
距離で接続されている場合には、さらに以下のような利
点を有する。
【0020】薄膜配線部12を順次形成する場合、最上
層まで配線部が完成する前に接続不良の層を発見するた
めに、各層を形成するごとにオープン/ショートテスト
を行なうことがある。このように層毎にテストを行なう
ことによって、不良を発見した時点で、その層の配線を
随時リペアすることが可能となる。したがって、大規模
な基板ほど歩留りに及ぼす影響が大きくなる。
層まで配線部が完成する前に接続不良の層を発見するた
めに、各層を形成するごとにオープン/ショートテスト
を行なうことがある。このように層毎にテストを行なう
ことによって、不良を発見した時点で、その層の配線を
随時リペアすることが可能となる。したがって、大規模
な基板ほど歩留りに及ぼす影響が大きくなる。
【0021】なお、このような接続検査は、基板上の各
端子の座標データをもとに、その端子の抵抗値あるいは
容量値を自動測定するものであり、前述のように整合パ
ターンを投影した領域内の一定の位置で、各層のビアを
形成した場合には、測定に必要な座標データは各層とも
同一となる。したがって、1つの座標データを用い、全
層について信号配線の接続検査を行なうことができる。
端子の座標データをもとに、その端子の抵抗値あるいは
容量値を自動測定するものであり、前述のように整合パ
ターンを投影した領域内の一定の位置で、各層のビアを
形成した場合には、測定に必要な座標データは各層とも
同一となる。したがって、1つの座標データを用い、全
層について信号配線の接続検査を行なうことができる。
【0022】図4に、本発明を適用した配線基板のテス
トを行なう際の一例を示す。なお、図4(a)は上面図
であり、(b)は要部断面図である。テストを行なう場
合には、まず、本発明を適用した基板26をステージ2
7上に固定し、ステージ27の上方にプローブカード2
8を配置する。次いで、このプローブカード28からの
プローブ針29を、基板26の最上層に形成したテスト
用パターン1に当接する。なお、このプローブカード2
8は、図4(b)に示すように上下に調節可能である。
トを行なう際の一例を示す。なお、図4(a)は上面図
であり、(b)は要部断面図である。テストを行なう場
合には、まず、本発明を適用した基板26をステージ2
7上に固定し、ステージ27の上方にプローブカード2
8を配置する。次いで、このプローブカード28からの
プローブ針29を、基板26の最上層に形成したテスト
用パターン1に当接する。なお、このプローブカード2
8は、図4(b)に示すように上下に調節可能である。
【0023】図4に示されるように、プローブカード2
8のプローブ針29は、基板の周囲からテスト用パター
ン1に当接される。したがって、本発明のように、テス
ト用パターン1をチップ搭載面の、基板周辺に形成する
ことにより、通常の(表面実装基板検査用の)ステージ
27上で、チップ5を破損することなく、容易に配線の
接続検査を行なうことができる。
8のプローブ針29は、基板の周囲からテスト用パター
ン1に当接される。したがって、本発明のように、テス
ト用パターン1をチップ搭載面の、基板周辺に形成する
ことにより、通常の(表面実装基板検査用の)ステージ
27上で、チップ5を破損することなく、容易に配線の
接続検査を行なうことができる。
【0024】ここで、図4には示していないが、プロー
ブカード28は、コネクターおよびケーブルにより評価
用システムに接続されており、必要なテスト信号をプロ
ーブカードに入出力して、基板における配線の接続の良
/不良を判定することができる。
ブカード28は、コネクターおよびケーブルにより評価
用システムに接続されており、必要なテスト信号をプロ
ーブカードに入出力して、基板における配線の接続の良
/不良を判定することができる。
【0025】比較のために、従来の多層配線基板の要部
断面図を図6に示す。なお、図6(a)および(b)
は、いずれも、基板の裏面にI/Oを形成する場合の例
である。
断面図を図6に示す。なお、図6(a)および(b)
は、いずれも、基板の裏面にI/Oを形成する場合の例
である。
【0026】図6(a)に示す多層配線基板50は、薄
膜配線部61のチップ搭載面には、チップを接続するた
めのボンディングパッド57しか形成されていない。し
たがって、この場合、薄膜配線部61の配線52のE−
F間の接続を検査するためには、基板裏面のパターン6
2とボンディングパッド57とにプローブ針を当接しな
ければならない。このようなテストは、チップを搭載す
る前および後のいずれの場合も、極めて困難であるた
め、特別なテスト装置、あるいは治具を準備する必要が
ある。このため、通常の表面実装タイプの基板のテスト
に比べ、コストが割高になることが予測される。
膜配線部61のチップ搭載面には、チップを接続するた
めのボンディングパッド57しか形成されていない。し
たがって、この場合、薄膜配線部61の配線52のE−
F間の接続を検査するためには、基板裏面のパターン6
2とボンディングパッド57とにプローブ針を当接しな
ければならない。このようなテストは、チップを搭載す
る前および後のいずれの場合も、極めて困難であるた
め、特別なテスト装置、あるいは治具を準備する必要が
ある。このため、通常の表面実装タイプの基板のテスト
に比べ、コストが割高になることが予測される。
【0027】図6(b)に示す多層配線基板65では、
薄膜多層部61上にリペア用のパッド51が形成されて
おり、薄膜多層部内には、信号配線52の下層にもう1
つの配線63が形成されている。このような構成の多層
配線基板の場合には、リペア用のパッド51にプローブ
針を当接することによって、薄膜配線部64の配線52
のE−G間の接続を検査することも考えられるが、以下
に示すような問題が生じる。
薄膜多層部61上にリペア用のパッド51が形成されて
おり、薄膜多層部内には、信号配線52の下層にもう1
つの配線63が形成されている。このような構成の多層
配線基板の場合には、リペア用のパッド51にプローブ
針を当接することによって、薄膜配線部64の配線52
のE−G間の接続を検査することも考えられるが、以下
に示すような問題が生じる。
【0028】通常、薄膜配線部の信号配線のオープン/
ショートによる不良は、薄膜部の最上層のパッドにプロ
ーブ針を当接し、抵抗値や容量値を測定することによっ
て判定するものである。
ショートによる不良は、薄膜部の最上層のパッドにプロ
ーブ針を当接し、抵抗値や容量値を測定することによっ
て判定するものである。
【0029】数十μm以上の厚さで薄膜配線部が形成さ
れていると、基板上には十数μm程度の高さのばらつき
が生じることがあり、自動測定する場合には、測定個所
の最大の深さに合わせて針を落とし込んで当接しなけれ
ばならない。しかしながら、その落とし込み量が大きす
ぎると、針を当接した部分の下の層で層間のショートが
発生する。すなわち、仮に配線52を良好に形成されて
いても、プローブ針をリペア用パッド51に当接すると
いうテスト工程を経ることによって、配線52が、その
下層に形成された別の配線63とショートするおそれが
ある。
れていると、基板上には十数μm程度の高さのばらつき
が生じることがあり、自動測定する場合には、測定個所
の最大の深さに合わせて針を落とし込んで当接しなけれ
ばならない。しかしながら、その落とし込み量が大きす
ぎると、針を当接した部分の下の層で層間のショートが
発生する。すなわち、仮に配線52を良好に形成されて
いても、プローブ針をリペア用パッド51に当接すると
いうテスト工程を経ることによって、配線52が、その
下層に形成された別の配線63とショートするおそれが
ある。
【0030】しかも、パッド51は、その本来の目的が
リペア用であるので、基板の周辺側よりもむしろ、ボン
ディングパッド57に近接して形成される。例えば、ボ
ンディングパッド57とリペア用パッド51との最短距
離は、わずか100μm程度である。これに対して、入
出力信号線については、接続検査のためにプローブ針が
当接されるパターンは、次のような点から、基板の周辺
にあることが極めて有利である。すなわち、基板の内側
に実装されたチップにダメージを与えにくく、また、基
板表面の所定の範囲内に集めることによって、容易に顕
微鏡で探すことができる。したがって、仮に図6(b)
に示す多層配線基板において、配線63が形成されてい
ない場合であっても、リペア用のパッド51を用いての
接続検査は、工程上の不都合が生じる。
リペア用であるので、基板の周辺側よりもむしろ、ボン
ディングパッド57に近接して形成される。例えば、ボ
ンディングパッド57とリペア用パッド51との最短距
離は、わずか100μm程度である。これに対して、入
出力信号線については、接続検査のためにプローブ針が
当接されるパターンは、次のような点から、基板の周辺
にあることが極めて有利である。すなわち、基板の内側
に実装されたチップにダメージを与えにくく、また、基
板表面の所定の範囲内に集めることによって、容易に顕
微鏡で探すことができる。したがって、仮に図6(b)
に示す多層配線基板において、配線63が形成されてい
ない場合であっても、リペア用のパッド51を用いての
接続検査は、工程上の不都合が生じる。
【0031】上述のような理由から、リペア用のパッド
が基板上に形成されていても、新たな問題を引き起こさ
ずに、このパッドを接続検査用として用いることは困難
であり、本発明の目的を達成することができないことが
わかる。
が基板上に形成されていても、新たな問題を引き起こさ
ずに、このパッドを接続検査用として用いることは困難
であり、本発明の目的を達成することができないことが
わかる。
【0032】図2に本発明の多層配線基板の他の例を示
す。図2に示す例においては、チップ5は、フェイスダ
ウンの状態でバンプ15により接続されている。なお、
図2(a)および図2(b)は、それぞれチップ搭載面
にI/Oを形成する場合、およびチップ搭載面とは反対
面にI/Oを形成する場合の例を表わす。
す。図2に示す例においては、チップ5は、フェイスダ
ウンの状態でバンプ15により接続されている。なお、
図2(a)および図2(b)は、それぞれチップ搭載面
にI/Oを形成する場合、およびチップ搭載面とは反対
面にI/Oを形成する場合の例を表わす。
【0033】図2(a)の多層配線基板17において
は、ベース基板4の表面にパターン16が露出して形成
されており、このパターン16は、スルーホール18お
よび10を介してベース基板4内部でパターン14と接
続されている。このようにテスト用パターン1が基板表
面に形成されているので、チップ5を搭載する前には、
テスト用パターン1とボンディングパッド7とにプロー
ブ針を当接することによって1−B−A−7の接続を検
査することができる。さらに、テスト用パターン1と基
板表面パターン16とにプローブ針を当接することによ
り、ベース基板4と薄膜部12との整合パターン14を
含む、1−B−C−D−16の接続を検査することがで
きる。
は、ベース基板4の表面にパターン16が露出して形成
されており、このパターン16は、スルーホール18お
よび10を介してベース基板4内部でパターン14と接
続されている。このようにテスト用パターン1が基板表
面に形成されているので、チップ5を搭載する前には、
テスト用パターン1とボンディングパッド7とにプロー
ブ針を当接することによって1−B−A−7の接続を検
査することができる。さらに、テスト用パターン1と基
板表面パターン16とにプローブ針を当接することによ
り、ベース基板4と薄膜部12との整合パターン14を
含む、1−B−C−D−16の接続を検査することがで
きる。
【0034】また、チップ5を搭載した後には、テスト
用パターン1および表面パターン16のいずれからで
も、チップに信号を入力して機能検査を行なうことがで
きる。図2(a)は、そのモジュール特製の基板を用い
た場合であり、(b)は、汎用性の貫通ビアだけが形成
されている基板の例である。
用パターン1および表面パターン16のいずれからで
も、チップに信号を入力して機能検査を行なうことがで
きる。図2(a)は、そのモジュール特製の基板を用い
た場合であり、(b)は、汎用性の貫通ビアだけが形成
されている基板の例である。
【0035】図2(b)の多層配線基板19は、ベース
基板4の表面に露出して形成されたパターン16がベー
ス基板内でパターン14と接続されていない以外は、図
2(a)の場合と同様である。すなわち、多層配線基板
19においては、表面パターン16は、貫通ビアにより
基板裏面のパターン20に接続されている。この場合
も、チップ5を搭載する前には、テスト用パターン1と
ボンディングパッド7とにブローブ針を当接することに
よって、1−B−A−7の接続を検査することができ、
チップを搭載した後は、テスト用パターン1から信号を
入力することもできる。
基板4の表面に露出して形成されたパターン16がベー
ス基板内でパターン14と接続されていない以外は、図
2(a)の場合と同様である。すなわち、多層配線基板
19においては、表面パターン16は、貫通ビアにより
基板裏面のパターン20に接続されている。この場合
も、チップ5を搭載する前には、テスト用パターン1と
ボンディングパッド7とにブローブ針を当接することに
よって、1−B−A−7の接続を検査することができ、
チップを搭載した後は、テスト用パターン1から信号を
入力することもできる。
【0036】特に、この例においては、ベース基板4内
に10以外のスルーホール(例えば、キャップを取り付
けるシーリング部など)18を形成しているので、スル
ーホール10と18とを裏面でショートさせることによ
って、1−B−13−16の接続を検査することもでき
る。
に10以外のスルーホール(例えば、キャップを取り付
けるシーリング部など)18を形成しているので、スル
ーホール10と18とを裏面でショートさせることによ
って、1−B−13−16の接続を検査することもでき
る。
【0037】以上の例では、テスト用パターン1と基板
4の整合パターン14とを接続するためのビアおよびラ
ンドを、薄膜多層部11内の各層とも均一なサイズで形
成したが、本発明はこれに限定されるものではない。例
えば、最上層まで薄膜多層部12を形成した際に十分な
平坦性が得られない場合などは、ビアおよびランドのサ
イズを層毎に変えて形成することが好ましい。
4の整合パターン14とを接続するためのビアおよびラ
ンドを、薄膜多層部11内の各層とも均一なサイズで形
成したが、本発明はこれに限定されるものではない。例
えば、最上層まで薄膜多層部12を形成した際に十分な
平坦性が得られない場合などは、ビアおよびランドのサ
イズを層毎に変えて形成することが好ましい。
【0038】このような構成の薄膜多層部を有する多層
配線基板の一例を、図3に示す。なお、図3において
は、基板4のビアは省略されている。また、各層のビア
の寸法の違いを説明するために、信号配線は貫通ビアに
は接続されていないが、実際には信号配線は層L3にあ
り、この層のビアと接続されている。
配線基板の一例を、図3に示す。なお、図3において
は、基板4のビアは省略されている。また、各層のビア
の寸法の違いを説明するために、信号配線は貫通ビアに
は接続されていないが、実際には信号配線は層L3にあ
り、この層のビアと接続されている。
【0039】図3に示す多層配線基板21においては、
薄膜多層部22の各層L1,L2,L3,L4およびL
5のランド径WL1,WL2,WL3,WL4およびWL5が、ベ
ース基板4側から薄膜多層部22表面に向けて順に大き
くなるように形成されている。
薄膜多層部22の各層L1,L2,L3,L4およびL
5のランド径WL1,WL2,WL3,WL4およびWL5が、ベ
ース基板4側から薄膜多層部22表面に向けて順に大き
くなるように形成されている。
【0040】このように各層のビアおよびランドを違う
サイズで形成することによって、最上層まで薄膜多層部
22を形成した後も、良好な平坦性を得ることができ
る。なお、薄膜多層部22の各層のビアおよびランドの
寸法は、原則として全てが同一でなければよく、任意に
変更することができる。すなわち、各層のビアおよびラ
ンドのサイズをすべてランダムに変えたり、図3とは逆
に(WL1>WL2>WL3>WL4>WL5)となるように各層
を形成することも可能である。
サイズで形成することによって、最上層まで薄膜多層部
22を形成した後も、良好な平坦性を得ることができ
る。なお、薄膜多層部22の各層のビアおよびランドの
寸法は、原則として全てが同一でなければよく、任意に
変更することができる。すなわち、各層のビアおよびラ
ンドのサイズをすべてランダムに変えたり、図3とは逆
に(WL1>WL2>WL3>WL4>WL5)となるように各層
を形成することも可能である。
【0041】また、本発明の多層配線基板は、図5に示
すようには、マルチチップモジュールに適用することも
できる。マルチチップモジュール30においては、ベー
ス基板31上に、薄膜多層配線部32が形成されてい
る。なお、ベース基板31としては、電源系配線用およ
び信号配線用の導体層を同時焼成により形成した基板、
例えば窒化アルミニウムを使用し、銅とポリイミドで形
成される薄膜配線部31には、信号配線32と電源・グ
ランド配線層22とが各2層ずつ形成されている。
すようには、マルチチップモジュールに適用することも
できる。マルチチップモジュール30においては、ベー
ス基板31上に、薄膜多層配線部32が形成されてい
る。なお、ベース基板31としては、電源系配線用およ
び信号配線用の導体層を同時焼成により形成した基板、
例えば窒化アルミニウムを使用し、銅とポリイミドで形
成される薄膜配線部31には、信号配線32と電源・グ
ランド配線層22とが各2層ずつ形成されている。
【0042】テスト用パターン1が形成されている薄膜
多層配線31の最上部には、LSI35が複数個搭載さ
れ、これらはキャップ36で封止されており、ベース基
板31は、フレキシブルリード37によりモジュール外
部と接続されている。なお、この入出力部は、ピンやメ
タルリードをろう付けして用いることもできる。
多層配線31の最上部には、LSI35が複数個搭載さ
れ、これらはキャップ36で封止されており、ベース基
板31は、フレキシブルリード37によりモジュール外
部と接続されている。なお、この入出力部は、ピンやメ
タルリードをろう付けして用いることもできる。
【0043】また、放熱性を向上させるために、薄膜多
層配線部分32に、LSI35からベース基板31への
放熱路として、サーマルビア39を各LSIごとに形成
することも有効である。LSI35で生じた熱は、サー
マルビア39およびベース基板31を通じて放熱フィン
38側にスムーズに放出する。
層配線部分32に、LSI35からベース基板31への
放熱路として、サーマルビア39を各LSIごとに形成
することも有効である。LSI35で生じた熱は、サー
マルビア39およびベース基板31を通じて放熱フィン
38側にスムーズに放出する。
【0044】このような構成のマルチチップモジュール
30においても、テスト用パターン1を用いて、チップ
を搭載する前の配線の接続検査、およびチップ搭載後の
機能検査を容易に行なうことができる。
30においても、テスト用パターン1を用いて、チップ
を搭載する前の配線の接続検査、およびチップ搭載後の
機能検査を容易に行なうことができる。
【0045】
【発明の効果】以上説明したように、本発明によれば、
高速動作を行なう素子間を接続するための高密度で信頼
性の高い多層配線基板を提供することができる。かかる
多層配線基板は、素子を実装するための全ての基板とし
て適用することができ、その工業的価値は大きい。
高速動作を行なう素子間を接続するための高密度で信頼
性の高い多層配線基板を提供することができる。かかる
多層配線基板は、素子を実装するための全ての基板とし
て適用することができ、その工業的価値は大きい。
【図1】本発明の多層配線基板を用いた半導体装置の一
例を示す要部断面図。
例を示す要部断面図。
【図2】本発明の多層配線基板を用いた半導体装置の他
の例を示す断面図。
の例を示す断面図。
【図3】本発明の多層配線基板を用いた半導体装置の他
の例を示す断面図。
の例を示す断面図。
【図4】本発明の多層配線基板の実機テストを行なう際
の模式図。
の模式図。
【図5】本発明の多層配線基板の他の例を示す断面図。
【図6】従来の多層配線基板を用いた半導体装置を示す
断面図。
断面図。
1…テスト用パターン,2…信号配線,3…絶縁体,4
…ベース基板 5…チップ,6…ボンディングワイヤ,7…ボンディン
グパッド 8…ダイパッド,9…樹脂層,10…スルーホール,1
1…多層配線基板 12…薄膜多層部,13…基板の裏面パターン,14…
基板の表面パターン 15…バンプ,16…基板の表面パターン,17…多層
配線基板 18…スルーホール,19…多層配線基板,20…裏面
パターン 21…多層配線基板,22…薄膜多層部,23…貫通ビ
ア,24…ビア 25…ランド,26…基板,27…ステージ,28…プ
ローブカード 29…プローブ針,30…マルチチップモジュール,3
1…ベース基板 32…薄膜多層配線,33…信号配線,34…電源・グ
ランド配線 35…LSI,36…キャップ,37…フレキシブルリ
ード 38…放熱フィン,39…サーマルビア,40…ホンデ
ィングパッド 50…多層配線基板,51…リペア用パッド,52…信
号配線,53…絶縁体 54…ベース基板,55…チップ,56…ボンディング
ワイヤ 57…ボンディングパッド,58…ダイパッド,59…
樹脂 60…スルーホール,61…薄膜多層部,62…裏面パ
ターン 63…信号配線,64…薄膜多層部,65…多層配線基
板。
…ベース基板 5…チップ,6…ボンディングワイヤ,7…ボンディン
グパッド 8…ダイパッド,9…樹脂層,10…スルーホール,1
1…多層配線基板 12…薄膜多層部,13…基板の裏面パターン,14…
基板の表面パターン 15…バンプ,16…基板の表面パターン,17…多層
配線基板 18…スルーホール,19…多層配線基板,20…裏面
パターン 21…多層配線基板,22…薄膜多層部,23…貫通ビ
ア,24…ビア 25…ランド,26…基板,27…ステージ,28…プ
ローブカード 29…プローブ針,30…マルチチップモジュール,3
1…ベース基板 32…薄膜多層配線,33…信号配線,34…電源・グ
ランド配線 35…LSI,36…キャップ,37…フレキシブルリ
ード 38…放熱フィン,39…サーマルビア,40…ホンデ
ィングパッド 50…多層配線基板,51…リペア用パッド,52…信
号配線,53…絶縁体 54…ベース基板,55…チップ,56…ボンディング
ワイヤ 57…ボンディングパッド,58…ダイパッド,59…
樹脂 60…スルーホール,61…薄膜多層部,62…裏面パ
ターン 63…信号配線,64…薄膜多層部,65…多層配線基
板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/12 H01L 23/12 N (72)発明者 高木 亜矢子 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内
Claims (1)
- 【請求項1】 外部入出力配線用ビアを有する基板と、
この基板上に形成され信号配線を含む薄膜多層配線部と
を具備し、前記信号配線の接続を検査するためのパター
ンが薄膜多層部上に形成され、前記接続検査用パター
ン、およびこのパターンと前記信号配線とを接続するビ
アが基板のビア上にあることを特徴とする多層配線基
板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7056084A JPH08255976A (ja) | 1995-03-15 | 1995-03-15 | 多層配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7056084A JPH08255976A (ja) | 1995-03-15 | 1995-03-15 | 多層配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08255976A true JPH08255976A (ja) | 1996-10-01 |
Family
ID=13017229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7056084A Pending JPH08255976A (ja) | 1995-03-15 | 1995-03-15 | 多層配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08255976A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002528904A (ja) * | 1998-10-23 | 2002-09-03 | テラダイン・インコーポレーテッド | 高密度のプリント回路ボード |
JP2010157561A (ja) * | 2008-12-26 | 2010-07-15 | Renesas Technology Corp | 半導体装置および半導体システム |
WO2015151809A1 (ja) * | 2014-03-31 | 2015-10-08 | 株式会社村田製作所 | 積層配線基板およびこれを備えるプローブカード |
WO2018139045A1 (ja) * | 2017-01-27 | 2018-08-02 | 株式会社村田製作所 | 回路モジュール及びインターポーザ |
-
1995
- 1995-03-15 JP JP7056084A patent/JPH08255976A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002528904A (ja) * | 1998-10-23 | 2002-09-03 | テラダイン・インコーポレーテッド | 高密度のプリント回路ボード |
JP2010157561A (ja) * | 2008-12-26 | 2010-07-15 | Renesas Technology Corp | 半導体装置および半導体システム |
WO2015151809A1 (ja) * | 2014-03-31 | 2015-10-08 | 株式会社村田製作所 | 積層配線基板およびこれを備えるプローブカード |
JPWO2015151809A1 (ja) * | 2014-03-31 | 2017-04-13 | 株式会社村田製作所 | 積層配線基板およびこれを備えるプローブカード |
WO2018139045A1 (ja) * | 2017-01-27 | 2018-08-02 | 株式会社村田製作所 | 回路モジュール及びインターポーザ |
JPWO2018139045A1 (ja) * | 2017-01-27 | 2019-11-14 | 株式会社村田製作所 | 回路モジュール及びインターポーザ |
US11450451B2 (en) | 2017-01-27 | 2022-09-20 | Murata Manufacturing Co., Ltd. | Circuit module and interposer |
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