KR100470123B1 - 번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법 - Google Patents

번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법 Download PDF

Info

Publication number
KR100470123B1
KR100470123B1 KR10-2001-0053665A KR20010053665A KR100470123B1 KR 100470123 B1 KR100470123 B1 KR 100470123B1 KR 20010053665 A KR20010053665 A KR 20010053665A KR 100470123 B1 KR100470123 B1 KR 100470123B1
Authority
KR
South Korea
Prior art keywords
burn
test board
electrode
semiconductor chip
mil
Prior art date
Application number
KR10-2001-0053665A
Other languages
English (en)
Other versions
KR20030020531A (ko
Inventor
박계찬
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2001-0053665A priority Critical patent/KR100470123B1/ko
Publication of KR20030020531A publication Critical patent/KR20030020531A/ko
Application granted granted Critical
Publication of KR100470123B1 publication Critical patent/KR100470123B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Environmental & Geological Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 웨이퍼 레벨에서 반도체 칩을 번인 테스트할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 반도체 칩을 제조하여 패키징한 후에 번인 테스트를 수행하는 종래 방법과는 달리, 웨이퍼 레벨에서 번인 테스트를 수행할 수 있도록 웨이퍼 레벨의 반도체 칩을 착탈 자유롭게 고정 탑재 가능한 배치 구조를 갖는 번인 테스트용 보드를 제작하고, 이 제작된 번인 테스트용 보드에 웨이퍼 레벨의 반도체 칩들을 전기적으로 접속시켜 고정 탑재한 후 웨이퍼 레벨에서 번인 테스트를 수행함으로써, 불필요한 패키징에 기인하는 패키징 공정 시간의 낭비와 재료의 낭비를 효과적으로 방지할 수 있는 것이다.

Description

번인 테스트용 보드 및 그 제조 방법과 이를 이용한 반도체 칩 번인 테스트 방법{BOARD FOR BURN-IN TEST AND FABRICATION METHOD THEREOF, METHOD FOR TESTING SEMICONDUCTOR CHIP BY USING IT}
본 발명은 반도체 칩에 관한 것으로, 더욱 상세하게는 제작이 완성된 반도체 칩을 웨이퍼 상태에서 번인 테스트하는데 적합한 반도체 칩 번인 테스트용 보드 및 그 제조 방법과 이를 이용한 반도체 칩 번인 테스트 방법에 관한 것이다.
잘 알려진 바와 같이, 수많은 공정들을 통해 웨이퍼 상에 제작되는 반도체 칩들은 그 제조 완료 후에 양품 여부를 판별하기 위해 여러 가지 테스트, 예를 들면 AC, DC, 번인 테스트 등을 받게 되는데, 이와 같이 각종 테스트를 통해 양품으로 판별된 반도체 칩만이 특정 용도로의 사용을 위해 출하된다.
이를 위하여, 종래에는 완성된 반도체 칩들에 대해 AC 및 DC 테스트를 행한 후에 양품으로 판별된 반도체 칩만을 골라 패키징을 하고, 이와 같이 패키징된 반도체 칩에 대해 다시 번인 테스트를 수행하여 최종적으로 양품의 반도체 칩만을 분류하고 있다.
여기에서, 패키징이라 함은 여러 가지 공정(증착 공정, 식각 공정, 패터닝 공정 등)을 수행하여 웨이퍼 레벨의 반도체 칩을 패키징(멀티칩 페키징, 칩 스케일 패키징 등)하는 것을 의미하며, 이러한 패키징 공정 중에는 여러 가지 요인으로 인해 양품의 반도체 칩에 불량 등이 발생할 수 있다.
따라서, 웨이퍼 레벨의 반도체 칩을 먼저 패키징한 후에 번인 테스트를 하는 종래 방법의 경우, 패키징 후에 번인 테스트를 하기 때문에, 불량으로 판별된 반도체 칩을 불필요하게 패키징하는 결과가 초래된다는 문제가 있으며, 이러한 문제는결국 패키징을 위한 공정 시간의 낭비와 재료의 낭비를 초래하게 되어 반도체 칩의 가격을 상승시키는 요인으로 작용하고 있는 실정이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 웨이퍼 레벨에서 반도체 칩을 번인 테스트할 수 있는 번인 테스트용 보드 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 웨이퍼 레벨에서 반도체 칩을 번인 테스트할 수 있는 반도체 칩 번인 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트용 보드에 있어서, 기판; 상기 기판 상에 임의의 패턴을 가지고 소정 두께로 형성되어 전기적으로 서로 절연되며, 상기 기판의 상부에 형성된 시드층과 이 시드층의 상부에 형성된 확산 장벽층과 상기 확산 장벽층의 상부에 형성된 보강층으로 된 다수의 전극 배선; 상기 각 전극 배선의 일단에 소정 두께로 형성되며, 테스트하고자 하는 각 반도체 칩의 대응하는 각 패드가 접촉되는 다수의 전극; 및 상기 각 전극 배선과 기판의 일부를 피복하는 형태로 형성되며, 테스트하고자 하는 상기 각 반도체 칩의 하부 면 일부와 착탈 가능하게 접착되는 접착제로 이루어진 번인 테스트용 보드를 제공한다.상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트용 보드를 제조하는 방법에 있어서, 기판 상에 시드 물질과 이 시드 물질의 상부에 형성된 확산 장벽 물질과 이 확산 장벽 물질의 상부에 형성된 보강 물질로 된 전극 배선 물질을 형성하는 과정; 임의의 패턴 마스크를 이용하는 식각 공정을 통해 상기 전극 배선 물질의 일부를 선택적으로 제거하여 상기 기판의 상부 일부를 선택적으로 노출시킴으로써, 전기적으로 서로 절연되는 다수의 전극 배선을 형성하는 과정; 상기 각 전극 배선의 일단을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 과정; 상기 노출된 각 전극 배선의 일단에 테스트를 위한 반도체 칩의 각 패드에 접착되어질 소정 두께의 전극을 형성한 후, 상기 포토레지스트 패턴을 제거하는 과정; 및 상기 각 전극과 상기 기판의 일부를 제외한 전역에 상기 반도체 칩의 하부에 접착될 접착제를 형성하는 과정으로 이루어진 번인 테스트용 보드 제조 방법을 제공한다.
상기 목적을 달성하기 위한 또 다른 관점에 따른 본 발명은, 번인 테스트용 보드를 이용하여 웨이퍼 레벨에서 반도체 칩을 번인 테스트하는 방법에 있어서, 임의의 패턴을 가지며, 전기적으로 서로 절연되는 다수의 전극 배선을 기판 상에 형성하는 과정; 상기 각 전극 배선의 일단에 소정 두께의 전극들을 형성하는 과정; 상기 각 전극과 상기 기판의 일부를 제외한 전역에 상기 반도체 칩의 하부에 접착될 접착제를 형성하는 과정; 각 반도체 칩 내의 각 패드가 대응하는 상기 각 전극에 대응하도록 다수의 반도체 칩을 상기 기판 상에 정렬하는 과정; 임의의 공정 조건에서의 본딩 공정을 통해, 각 패드와 대응하는 각 전극을 본딩하고 각 반도체 칩의 하부 일부를 상기 접착제에 접착시키는 과정; 상기 기판 상에 다수의 반도체 칩이 접착된 상태에서 번인 테스트를 수행하는 과정; 및 임의의 공정 조건에서의 격리 공정을 통해, 상기 각 패드와 대응하는 각 전극간의 본딩력 및 상기 접착제의 접착력을 해제시키는 과정으로 이루어진 반도체 칩 번인 테스트 방법을 제공한다.
도 1은 본 발명의 바람직한 실시 예에 따른 반도체 칩 번인 테스트용 보드의 평면 일부 절결도,
도 2a 내지 2f는 본 발명의 바람직한 실시 예에 따라 번인 테스트용 보드를 제조하는 과정을 도시한 공정 순서도,
도 3은 본 발명에 따라 제조된 번인 테스트용 보드를 이용하여 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하는 과정을 설명하기 위해 도시한 일부 절결 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 시드층
104 : 확산 장벽층 106 : 보강층
110 : 전극 배선 114 : 전극
116 : 접착제 200 : 반도체 칩
202 : 패드
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 반도체 칩을 제조하여 패키징한 후에 번인 테스트를 수행하는 종래 방법과는 달리, 웨이퍼 레벨에서 번인 테스트를 수행할 수 있도록 웨이퍼 레벨의 반도체 칩을 착탈 자유롭게 고정 탑재 가능한 배치 구조를 갖는 번인 테스트용 보드를 제작하고, 이 제작된 번인 테스트용 보드에 웨이퍼 레벨의 반도체 칩들을 전기적으로 접속시켜 고정 탑재한 후 웨이퍼 레벨에서 번인 테스트를 수행한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1은 본 발명의 바람직한 실시 예에 따른 반도체 칩 번인 테스트용 보드의 평면 일부 절결도이다.
도 1을 참조하면, 본 발명의 번인 테스트용 보드는 기판(100) 상에 전기적으로 서로 절연되는 다수의 전극 배선(110)들이 형성되고, 각 전극 배선(110)들의 일단(즉, 일측 종단)에는 소정 높이를 갖는 전극(114)들이 각각 형성되는데, 각 전극(114)들은 번인 테스트를 위해 기판(100)상에 탑재될 반도체 칩(즉, 웨이퍼 레벨의 반도체 칩)의 대응하는 각 패드들과 접착된다. 이때, 도면에서의 도시는 생략하였으나, 각 전극 배선(110)들의 타단(전극이 형성되지 않은 나머지 일단)은 반도체 칩의 번인 테스트를 위해 각 전자 회로의 일출력 노드들에 전기적으로 접속되어 있다.
여기에서, 기판(100)의 재료로는, 예를 들면 FR4, FR5, BT 수지 계열이 사용될 수 있으며, 그 두께는 0.7mm 내지 3mm 범위 정도가 바람직하다.
또한, 전극 배선의 일단에 형성되는 각 전극(114)으로는, 예를 들면 Au, Ta, Cr, Co 등이 사용될 수 있으며, 그 형상은 원형 또는 사각형이 될 수 있고, 그 두께는 2mil 내지 4mil 정도가 바람직하며, 원형일 때 지름은 1mil 내지 4mil이 바람직하고, 사각형일 때 그 크기는 1mil×1mil 내지 4mil×4mil 정도가 바람직하다.
한편, 번인 테스트용 보드는 서로 대향하는 두 전극 그룹(즉, 도 1에서 상단 부분에 일련하게 형성된 전극 그룹과 하단 부분에 일련하게 형성된 전극 그룹)의 중간 부분의 기판(100) 상부와 각 전극(114)들을 제외한 나머지 부분(즉, 전극 배선의 상부 및 나머지 기판 상부)들이 접착제(116)로 피복되어 있다.
여기에서, 접착제(116)는 번인 테스트를 위해 탑재되는 반도체 칩의 하부 면, 즉 각 패드들이 형성된 면의 일부와 접착되는 것으로, 대략 125℃ 이상에서 하프 큐어링이 일어나고 대략 150℃ 이상에서 반도체 칩을 떼어(격리)낼 수 있는 성질을 갖는 에폭시 또는 폴리이미드 계열의 수지가 사용될 수 있으며, 그 두께는, 전극(114)의 두께를 고려할 때, 2.2mil 내지 4.2mil 정도가 바람직하다.
도 2f는 도 1에 도시된 A-A선을 따라 절단한 절단면도이다.
도 2f를 참조하면, 본 발명의 번인 테스트용 보드에 채용되는 각 전극 배선(110)은 기판(100) 상에 시드층(102), 확산 장벽층(104) 및 보강층(106)이 순차 적층되는 다층 구조를 갖는다.
여기에서, 시드층(102)으로는, 예를 들면 대략 10㎛ 내지 4mil 정도의 두께 범위를 갖는 Cu 등이 사용될 수 있고, 확산 장벽층(104)으로는, 예를 들면 5㎛ 내지 2mil 정도의 두께 범위를 갖는 Ni 등이 사용될 수 있으며, 보강층(106)으로는, 예를 들면 5㎛ 내지 2mil 정도의 두께 범위를 갖는 W, Ti, W/Ti 등이 사용될 수 있다.
다음에, 상술한 바와 같은 구조를 갖는 본인 테스트용 보드를 본 발명에 따라 제조하는 과정에 대하여 설명한다.
도 2a 내지 2f는 본 발명의 바람직한 실시 예에 따라 번인 테스트용 보드를 제조하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 스퍼터링, 이베퍼레이션 등의 방법을 이용하여 기판(100) 상에 시드 물질(102a), 확산 장벽 물질(104a) 및 보강 물질(106a)을 순차 형성한다.
여기에서, 시드 물질(102a)로는, 예를 들면 대략 10㎛ 내지 4mil 정도의 두께 범위를 갖는 Cu 등이 사용될 수 있고, 확산 장벽 물질(104a)로는, 예를 들면 5㎛ 내지 2mil 정도의 두께 범위를 갖는 Ni 등이 사용될 수 있으며, 보강 물질(106a)로는, 예를 들면 5㎛ 내지 2mil 정도의 두께 범위를 갖는 W, Ti, W/Ti 등이 사용될 수 있다.
다음에, 보강 물질(106a)의 상부 전면에 걸쳐 포토레지스트를 도포한 후 노광 및 현상 공정을 수행함으로써, 일 예로서 도 2b에 도시된 바와 같이, 시드물질(106a)의 상부 일부를 노출시키는 패턴 마스크(108)를 형성한다.
이어서, 패턴 마스크(108)를 식각 장벽층으로 이용하는 식각 공정을 통해 보강 물질(102a), 확산 장벽 물질(104a) 및 시드 물질(106a)을 순차 제거하여 기판(100)의 상부 일부를 노출시킨 후 패턴 마스크(108)를 제거함으로써, 일 예로서 도 2c에 도시된 바와 같이, 시드층(102), 확산 장벽층(104) 및 보강층(106)으로 된 전극 배선(110), 즉 임의의 패턴을 가지며 전기적으로 서로 절연되는 다수의 전극 배선을 기판(100) 상에 형성한다.
다시, 금속 배선(110)을 완전히 매립하는 형태로 포토레지스트를 도포한 후 노광 및 현상 공정을 수행함으로서, 일 예로서 도 2d에 도시된 바와 같이, 각 금속 배선(110)의 일단(즉, 각 금속 배선의 일측 종단)을 노출시키는 포토레지스트 패턴(112)을 형성한다.
이어서, 전기 도금 또는 무전해 도금 방법이나 혹은 스퍼터링 또는 이베퍼레이션 방법을 사용하여 Au, Ta, Cr 또는 Co 등의 물질로 노출된 시드층(106)의 상부를 포토레지스트 패턴(112)의 높이까지 매립한 후 포토레지스트 패턴(112)를 제거함으로써, 일 예로서 도 2e에 도시된 바와 같이, 각 전극 배선(110)의 일단에 전극(114)을 각각 형성한다.
여기에서, 전극(114)은, 2mil 내지 4mil의 두께를 갖는 원형 또는 사각형의 형상으로 형성할 수 있으며, 형상이 원형일 때 그 크기는 지름 1mil 내지 4mil이 바람직하고, 형상이 사각형일 때 그 크기는 1mil×1mil 내지 4mil×4mil이 바람직하다.
마지막으로, 스크린 프린팅 등의 방법을 이용하여, 두 전극 그룹(즉, 도 1에서 상단 부분에 일련하게 형성된 전극 그룹과 하단 부분에 일련하게 형성된 전극 그룹)의 중간 부분의 기판(100) 상부와 각 전극(114)들을 제외한 나머지 부분(즉, 전극 배선의 상부 및 나머지 기판 상부)들을 접착제(116)로 피복함으로써, 일 예로서 도 2f에 도시된 바와 같이, 번인 테스트용 보드의 제조를 완료한다.
이때, 사용되는 접착제(116)는, 번인 테스트를 위해 보드에 탑재되는 반도체 칩들의 하부 면, 즉 각 패드들이 형성된 면의 일부와 접착되는 것으로, 대략 125℃ 이상에서 하프 큐어링이 일어나고 대략 150℃ 이상에서 반도체 칩을 떼어(격리)낼 수 있는 성질을 갖는 에폭시 또는 폴리이미드 계열의 수지가 사용될 수 있으며, 그 두께는, 전극(114)의 두께를 고려할 때, 2.2mil 내지 4.2mil 정도가 바람직하다.
다음에, 상술한 바와 같은 일련의 과정들을 통해 제조한 번인 테스트용 보드를 이용하여 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하는 과정에 대하여 설명한다.
도 3은 본 발명에 따라 제조된 번인 테스트용 보드를 이용하여 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하는 과정을 설명하기 위해 도시한 일부 절결 단면도이다.
도 3을 참조하면, 다수의 패드(202)들이 형성된 반도체 칩(200)을 기판(100)의 상부 면에 정렬, 즉 각 패드(202)와 대응하는 각 전극(114)간을 정렬시킨 후, 125℃ 이상의 온도 조건에서 소정시간 동안 본딩(접착) 공정을 수행함으로써, 기판(100) 상에 반도체 칩(200)을 접착시킨다.
이때, 대응하는 각 패드(202)와 전극(114)간은 플립 칩 본딩되고, 패드(202)를 제외한 반도체 칩(200)의 하부 일부는 접착제(116)에 접착된다.
따라서, 상기한 바와 같은 공정을 통해 다수의 반도체 칩(웨이퍼 레벨의 반도체 칩)을 번인 테스트용 보드에 탑재한 후 번인 테스트를 수행한다.
이어서, 번인 테스트가 종료되면, 150℃ 이상의 온도 조건에서 소정시간(예를 들면, 대략 30분 정도) 동안 분리 공정을 수행함으로써, 기판(100) 상에 접착된 반도체 칩(200)들을 기판(100)으로부터 떼어냄으로써, 번인 테스트 공정을 완료한다.
이후, 양품으로 판별된 반도체 칩을 분류하여 패키지 공정을 수행함으로써, 양품의 각 반도체 칩이 멀티칩 패키지, 멀티칩 모듈, 스택칩 패키지, 범프 칩 등으로 사용될 것이다.
즉, 본 발명에서는, 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행한 후에 그 양품 여부를 판별하고, 양품으로 판별된 반도체 칩들만을 골라 패키지 공정을 하게 된다.
이상 설명한 바와 같이 본 발명에 따르면, 반도체 칩을 제조하여 패키징한 후에 번인 테스트를 수행하는 종래 방법과는 달리, 웨이퍼 레벨에서 번인 테스트를 수행할 수 있도록 웨이퍼 레벨의 반도체 칩을 착탈 자유롭게 고정 탑재 가능한 배치 구조를 갖는 번인 테스트용 보드를 제작하고, 이 제작된 번인 테스트용 보드에 웨이퍼 레벨의 반도체 칩들을 전기적으로 접속시켜 고정 탑재한 후 웨이퍼 레벨에서 번인 테스트를 수행함으로써, 불필요한 패키징에 기인하는 패키징 공정 시간의 낭비와 재료의 낭비를 효과적으로 방지할 수 있다.

Claims (41)

  1. 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트용 보드에 있어서,
    기판;
    상기 기판 상에 임의의 패턴을 가지고 소정 두께로 형성되어 전기적으로 서로 절연되며, 상기 기판의 상부에 형성된 시드층과 이 시드층의 상부에 형성된 확산 장벽층과 상기 확산 장벽층의 상부에 형성된 보강층으로 된 다수의 전극 배선;
    상기 각 전극 배선의 일단에 소정 두께로 형성되며, 테스트하고자 하는 각 반도체 칩의 대응하는 각 패드가 접촉되는 다수의 전극; 및
    상기 각 전극 배선과 기판의 일부를 피복하는 형태로 형성되며, 테스트하고자 하는 상기 각 반도체 칩의 하부 면 일부와 착탈 가능하게 접착되는 접착제로 이루어진 번인 테스트용 보드.
  2. 제 1 항에 있어서, 상기 기판은, FR4, FR5 또는 BT 수지인 것을 특징으로 하는 번인 테스트용 보드.
  3. 제 2 항에 있어서, 상기 기판의 두께 범위는, 0.7mm 내지 3mm인 것을 특징으로 하는 번인 테스트용 보드.
  4. 삭제
  5. 제 4 항에 있어서, 상기 시드층은, 구리인 것을 특징으로 하는 번인 테스트용 보드.
  6. 제 5 항에 있어서, 상기 시드층의 두께 범위는, 10㎛ 내지 4mil인 것을 특징으로 하는 번인 테스트용 보드.
  7. 제 4 항에 있어서, 상기 확산 장벽층은, Ni인 것을 특징으로 하는 번인 테스트용 보드.
  8. 제 7 항에 있어서, 상기 확산 장벽층의 두께 범위는, 5㎛ 내지 2mil인 것을 특징으로 하는 번인 테스트용 보드.
  9. 제 4 항에 있어서, 상기 보강층은, W, Ti 또는 W/Ti인 것을 특징으로 하는 번인 테스트용 보드.
  10. 제 9 항에 있어서, 상기 보강층의 두께 범위는, 5㎛ 내지 2mil인 것을 특징으로 하는 번인 테스트용 보드.
  11. 제 1 항에 있어서, 상기 각 전극은, Au, Ta, Cr 또는 Co인 것을 특징으로 하는 번인 테스트용 보드.
  12. 제 11 항에 있어서, 상기 각 전극은, 원형인 것을 특징으로 하는 번인 테스트용 보드.
  13. 제 12 항에 있어서, 상기 각 전극은, 두께가 2mil 내지 4mil 범위이고, 지름이 1mil 내지 4mil 범위인 것을 특징으로 하는 번인 테스트용 보드.
  14. 제 11 항에 있어서, 상기 각 전극은, 사각형인 것을 특징으로 하는 번인 테스트용 보드.
  15. 제 14 항에 있어서, 상기 각 전극은, 두께가 2mil 내지 4mil 범위이고, 크기가 1mil×1mil 내지 4mil×4mil 범위인 것을 특징으로 하는 번인 테스트용 보드.
  16. 제 1 항에 있어서, 상기 접착제는, 125℃ 이상에서 하프 큐어링이 이루어지고 150℃ 이상에서 반도체 칩과 격리되는 성질을 갖는 수지인 것을 특징으로 하는번인 테스트용 보드.
  17. 제 1 항 또는 제 16 항에 있어서, 상기 접착제의 성분은, 에폭시 또는 폴리이미드 수지인 것을 특징으로 하는 번인 테스트용 보드.
  18. 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트용 보드를 제조하는 방법에 있어서,
    기판 상에 시드 물질과 이 시드 물질의 상부에 형성된 확산 장벽 물질과 이 확산 장벽 물질의 상부에 형성된 보강 물질로 된 전극 배선 물질을 형성하는 과정;
    임의의 패턴 마스크를 이용하는 식각 공정을 통해 상기 전극 배선 물질의 일부를 선택적으로 제거하여 상기 기판의 상부 일부를 선택적으로 노출시킴으로써, 전기적으로 서로 절연되는 다수의 전극 배선을 형성하는 과정;
    상기 각 전극 배선의 일단을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 과정;
    상기 노출된 각 전극 배선의 일단에 테스트를 위한 반도체 칩의 각 패드에 접착되어질 소정 두께의 전극을 형성한 후, 상기 포토레지스트 패턴을 제거하는 과정; 및
    상기 각 전극과 상기 기판의 일부를 제외한 전역에 상기 반도체 칩의 하부에 접착될 접착제를 형성하는 과정으로 이루어진 번인 테스트용 보드 제조 방법.
  19. 제 18 항에 있어서, 상기 기판은, FR4, FR5 또는 BT 수지인 것을 특징으로하는 번인 테스트용 보드 제조 방법.
  20. 제 19 항에 있어서, 상기 기판의 두께 범위는, 0.7mm 내지 3mm인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  21. 삭제
  22. 제 21 항에 있어서, 상기 시드 물질은, 구리인 특징으로 하는 번인 테스트용 보드 제조 방법.
  23. 제 22 항에 있어서, 상기 시드 물질의 두께 범위는, 10㎛ 내지 4mil인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  24. 제 21 항에 있어서, 상기 확산 장벽 물질은, Ni인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  25. 제 24 항에 있어서, 상기 확산 장벽 물질의 두께 범위는, 5㎛ 내지 2mil인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  26. 제 21 항에 있어서, 상기 보강 물질은, W, Ti 또는 W/Ti인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  27. 제 26 항에 있어서, 상기 보강 물질의 두께 범위는, 5㎛ 내지 2mil인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  28. 제 18 항에 있어서, 상기 각 전극은, Au, Ta, Cr 또는 Co인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  29. 제 28 항에 있어서, 상기 각 전극은, 원형인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  30. 제 29 항에 있어서, 상기 각 전극은, 두께가 2mil 내지 4mil 범위이고, 지름이 1mil 내지 4mil 범위인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  31. 제 28 항에 있어서, 상기 각 전극은, 사각형인 것을
  32. 제 31 항에 있어서, 상기 각 전극은, 두께가 2mil 내지 4mil 범위이고, 크기가 1mil×1mil 내지 4mil×4mil 범위인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  33. 제 18 항에 있어서, 상기 접착제는, 125℃ 이상에서 하프 큐어링이 이루어지고 150℃ 이상에서 반도체 칩과 격리되는 성질을 갖는 수지인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  34. 제 18 항에 있어서, 상기 접착제는, 스크린 프린팅 방법에 의해 형성되는 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  35. 제 34 항에 있어서, 상기 접착제는, 상기 각 전극의 높이보다 적어도 높게 형성되는 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  36. 제 18 항, 제 33 항, 제 34 항 또는 제 35 항에 있어서, 상기 접착제의 성분은, 에폭시 또는 폴리이미드 수지인 것을 특징으로 하는 번인 테스트용 보드 제조 방법.
  37. 번인 테스트용 보드를 이용하여 웨이퍼 레벨에서 반도체 칩을 번인 테스트하는 방법에 있어서,
    임의의 패턴을 가지며, 전기적으로 서로 절연되는 다수의 전극 배선을 기판 상에 형성하는 과정;
    상기 각 전극 배선의 일단에 소정 두께의 전극들을 형성하는 과정;
    상기 각 전극과 상기 기판의 일부를 제외한 전역에 상기 반도체 칩의 하부에 접착될 접착제를 형성하는 과정;
    각 반도체 칩 내의 각 패드가 대응하는 상기 각 전극에 대응하도록 다수의 반도체 칩을 상기 기판 상에 정렬하는 과정;
    임의의 공정 조건에서의 본딩 공정을 통해, 각 패드와 대응하는 각 전극을 본딩하고 각 반도체 칩의 하부 일부를 상기 접착제에 접착시키는 과정;
    상기 기판 상에 다수의 반도체 칩이 접착된 상태에서 번인 테스트를 수행하는 과정; 및
    임의의 공정 조건에서의 격리 공정을 통해, 상기 각 패드와 대응하는 각 전극간의 본딩력 및 상기 접착제의 접착력을 해제시키는 과정으로 이루어진 반도체 칩 번인 테스트 방법.
  38. 제 37 항에 있어서, 상기 본딩 공정은, 125℃ 이상의 온도 조건에서 수행되는 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
  39. 제 37 항에 있어서, 상기 격리 공정은, 150℃ 이상의 온도 조건에서 수행되는 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
  40. 제 37 항, 제 38 항 또는 제 39 항에 있어서, 상기 접착제는, 125℃ 이상에서 하프 큐어링이 이루어지고 150℃ 이상에서 반도체 칩과 격리되는 성질을 갖는 수지인 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
  41. 제 40 항에 있어서, 상기 접착제의 성분은, 에폭시 또는 폴리이미드 수지인 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
KR10-2001-0053665A 2001-09-01 2001-09-01 번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법 KR100470123B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0053665A KR100470123B1 (ko) 2001-09-01 2001-09-01 번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0053665A KR100470123B1 (ko) 2001-09-01 2001-09-01 번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법

Publications (2)

Publication Number Publication Date
KR20030020531A KR20030020531A (ko) 2003-03-10
KR100470123B1 true KR100470123B1 (ko) 2005-02-04

Family

ID=27722115

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0053665A KR100470123B1 (ko) 2001-09-01 2001-09-01 번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법

Country Status (1)

Country Link
KR (1) KR100470123B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988303B1 (ko) * 2008-05-06 2010-10-18 주식회사 아이에스시테크놀러지 내구성이 향상된 테스트 소켓용 판부재 및 그 판부재의제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988303B1 (ko) * 2008-05-06 2010-10-18 주식회사 아이에스시테크놀러지 내구성이 향상된 테스트 소켓용 판부재 및 그 판부재의제조방법

Also Published As

Publication number Publication date
KR20030020531A (ko) 2003-03-10

Similar Documents

Publication Publication Date Title
KR100609201B1 (ko) 칩-사이즈 패키지 구조체 및 그 제조 방법
KR100818534B1 (ko) 칩-형 전자 부품 및 그 제조 방법 및 그 제조에 사용하는 유사 웨이퍼 및 그 제조 방법
US8999810B2 (en) Method of making a stacked microelectronic package
US5576630A (en) Probe structure for measuring electric characteristics of a semiconductor element
US8367475B2 (en) Chip scale package assembly in reconstitution panel process format
US8022527B2 (en) Edge connect wafer level stacking
US8004089B2 (en) Semiconductor device having wiring line and manufacturing method thereof
US7981726B2 (en) Copper plating connection for multi-die stack in substrate package
JPH0220848Y2 (ko)
KR101418281B1 (ko) 얇은 기판 전자 소자의 패키지 방법
KR101418282B1 (ko) 얇은 기판 전자 소자의 패키지 방법
KR20080055687A (ko) Ｃｔｅ 특성이 양호한 웨이퍼 레벨 패키지 및 그 제조 방법
KR20080046120A (ko) 다이 수용 공동을 구비한 웨이퍼 레벨 패키지 및 제조 방법
US7977801B2 (en) Integrated circuit chip component, multi-chip module, their integration structure, and their fabrication method
KR20020091327A (ko) 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그제조 방법
KR100557516B1 (ko) 반도체용 칩 사이즈 패키지형 패키지의 제조 방법
CN109509727A (zh) 一种半导体芯片封装方法及封装结构
KR101418279B1 (ko) 얇은 기판 전자 소자의 패키지 방법
US5212406A (en) High density packaging of solid state devices
KR100470123B1 (ko) 번인 테스트용 보드 및 그 제조 방법과 이를 이용한반도체 칩 번인 테스트 방법
WO2003039974A2 (en) Package enclosing multiple packaged chips
JP4232613B2 (ja) 半導体装置の製造方法
US6002267A (en) In-line voltage plane tests for multi-chip modules
JPH02184043A (ja) 半導体装置の製造方法
KR100446429B1 (ko) 번인 테스트 장치 및 그 제조 방법과 이를 이용한 반도체칩 번인 테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101222

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee