CN109509727A - 一种半导体芯片封装方法及封装结构 - Google Patents

Abstract

本公开公开了一种半导体芯片封装结构，其包括：半导体芯片；布线基板，其具有由至少一个迹线和/或焊垫构成的布线图形；再布线结构，用于引出所述半导体芯片正面的焊垫，所述再布线结构的至少一部分分布在所述布线基板上；包封结构，用于包封所述半导体芯片、布线基板和再布线结构。本公开的布线基板包括有例如复杂多电路设计这样的特征，这些特征都可以被嵌入到组装的封装结构中，从而可提高整个封装结构的性能，使得半导体芯片和路由电路之间的相互连接成为内部结构，从而缩短了电路路径。

Description

一种半导体芯片封装方法及封装结构

本公开要求2017年9月15日在新加坡提出的No.10201707613W的专利申请的优先权，在此以引用的方式并入其全文。

技术领域

本公开涉及半导体芯片封装领域，特别涉及一种半导体芯片封装方法及封装结构。

背景技术

随着半导体技术的发展，芯片的尺寸越来越小，芯片表面的I/O引脚密度也越来越高，扇出型封装应运而生，扇出型封装将芯片高密度的I/O引脚扇出为低密度的封装引脚。

现有的扇出型封装方法主要包括：提供载板，在载板上设置粘接层，将芯片的正面贴装到粘结层上，将芯片进行塑封，之后剥离粘接层和载板，在芯片的正面形成再布线层、植入焊接球、切割。

这种传统的扇出型封装方法，由于需要在粘贴芯片之后再布线，且板级封装需要一次性处理多层高密度布线，因而封装工艺难管控会影响封装后的良率；为了实现芯片封装的小型化，再布线层中会存在以高密度形成的微细布线图形，微细布线图形容易在布线层产生断路或短路问题；此外，如果芯片内部电路结构复杂，则需要在半导体芯片正面形成比较密集的布线，由此会产生因为半导体芯片表面积太小而导致布线困难，另外由于布线过于密集容易导致布线失败而造成产品的成品率低，这种情况下产品在使用过程中也容易损坏。

发明内容

(一)要解决的技术问题

为了克服现有技术存在的上述缺陷，本公开提出了一种半导体芯片封 装方法及封装结构。

根据本公开的一个方面，提出一种半导体芯片封装结构，其包括：半导体芯片；布线基板，其具有由至少一个迹线和/或焊垫构成的布线图形；再布线结构，用于引出所述半导体芯片正面的焊垫，所述再布线结构的至少一部分分布在所述布线基板上；包封结构，用于包封所述半导体芯片、布线基板和再布线结构。

根据本公开的另一方面，提出一种半导体芯片封装方法，该方法包括步骤：在布线基板上完成对半导体芯片的至少部分再布线，所述布线基板具有由至少一个迹线和/或焊垫构成的布线图形；封装所述布线基板和所述半导体芯片。

根据本公开的再一方面，还提出一种堆叠式芯片封装结构，包括：第一芯片封装结构；至少一个第二芯片封装结构，所述第二芯片封装结构包括封装好的芯片以及用于引出所述芯片正面的焊垫的再布线结构；其中，至少一个所述第二芯片封装结构的再布线结构与至少一个所述第一芯片封装结构的布线基板的连接层电连接。

(三)有益效果

本公开公开的半导体芯片封装结构中，由于设置有布线基板，可以将需要在待封装半导体芯片正面完成的布线转移到布线基板上进行，布线基板的尺寸与板级封装过程中使用的载板面积相同，其上包括有例如复杂多电路设计这样的特征，这些特征都可以被嵌入到组装的封装结构中，从而可提高整个封装结构的性能，使得半导体芯片和路由电路(routing circuit)之间的相互连接成为内部结构，从而缩短了电路路径；此外，进一步的，将再布线层中的细微布线转移到布线基板上进行，减小了再布线层的断路或短路的概率，同时可减少再布线层的层数，实现封装的小型化的目的；进一步的，提供预成型的布线基板，可先行测试再封装，可标记具有缺陷的单元，确保已知不良单元未被使用，适用于复杂度高、整合密度高的封装制程，不仅能提升封装制程体良率，更能有效地进一步减少无谓的制作材料成本。

附图说明

图1是根据本公开半导体芯片封装方法的流程图；

图2是根据本公开第一载板的截面图；

图3是根据本公开在第一载板上贴装粘接层后的截面图；

图4是根据本公开在第一载板上贴装半导体芯片后的截面图；

图5是根据本公开在第一载板上设置位置标记的平面示意图；

图6a-图6c是根据本公开一实施例的布线基板的示意图；

图7是根据本公开一实施例在第一载板贴装布线基板和半导体芯片后的截面图；

图8是根据本公开一实施例形成第一包封层后的截面图；

图9a和图9b是根据本公开一实施例将包封层打薄的示意图；

图9c是根据本公开一实施例剥离第一载板和粘接层的示意图；

图10是根据本公开一实施例形成再布线结构的流程图；

图11是根据本公开一实施例形成第一绝缘层后的截面图；

图12是根据本公开一实施例在第一绝缘层上形成开口后的截面图；

图13是根据本公开一实施例形成被填充的过孔和图形化线路后的截面图；

图14是根据本公开一实施例在图形化线路上形成凸柱的截面图；

图15是根据本公开一实施例形成最外层绝缘层后的截面图；

图16是根据本公开另一实施例形成两层再布线层后的截面图；

图17、图18a和图18b是根据本公开一实施例对封装结构进行切割的示意图；

图19是根据本公开一实施例形成的封装结构焊接到电路板的截面图；

图20和图21是根据本公开一实施例通过布线基板的路由层连接其他电路板的示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

本公开主要是针对现有技术中半导体芯片板级封装结构和封装方法 中存在的在半导体正面进行布线有一定困难且容易造成半导体芯片损坏这样的问题提出的。本公开的半导体芯片封装结构中设置有布线基板，可将半导体芯片正面的线路以及再布线层中的至少部分布线引到布线基板上进行布线，降低了布线的难度，增加了线路的稳定性，同时减小了再布线层数，因而减小封装体积，提高了封装芯片的性能；同时对布线基板可先行测试，能淘汰选具有缺陷的单元，予以标记，以筛选出不具有缺陷的单元，进而提高整体封装良率。本公开

图1是根据本公开提出的半导体芯片封装方法的流程图。参照图1，该方法包括步骤：

步骤S1，提供第一载板100。

如图2所示，第一载板100优选为正方形或长方形面板，包括第一表面和第二表面，第一表面为第一载板100的上表面，第二表面为第一载板100的下表面，两个表面并无实质区别，此处称为第一表面和第二表面仅仅是为了区分二者。第一载板100可以是金属材料，例如铜或钢，也可以是非金属材料，例如聚合物，另外也可以是硅片(silicon wafer)。在第一载板100的第一表面通过激光或机械雕刻或钻孔，或通过化学蚀刻的方式形成至少一个标记位置，这些标记的位置对应着芯片设置在第一载板100上的位置，每个标记对应一个半导体芯片的位置，设置标记的目的是方便半导体芯片300在第一载板100上进行准确放置。图5示出了芯片放置到第一载板100的示意图。

步骤S2，在第一载板100的表面形成粘接层200。

如图3所示，在第一载板100的第一表面形成粘接层200，通过粘接层200可将半导体芯片300贴装于载板100的第一表面。粘接层200可采用易剥离的材料，以便后期将载板100和其第一表面上封装好的芯片300剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。或者，粘接层200可采用两层结构，热分离材料层和芯片附着层，热分离材料层粘贴在载板100上，在加热时会失去粘性，进而能够从载板100上剥离下来，而芯片附着层用于粘贴半导体芯片300；而半导体芯片300从载板100剥离后，可以通过化学清洗方式去除其上的芯片附着层；或者，可通过层压、印刷等方式，在载板100上形成粘接层200。

步骤S3，在第一载板100的预定位置设置至少一个半导体芯片300。

如图4和图5所示，将至少一个半导体芯片300贴装于第一载板100的第一表面101上，半导体芯片300背面朝上，正面朝向第一载板100。

半导体芯片300是通过对一个半导体晶圆进行减薄、切割而成，半导体芯片300的正面是由芯片内部电路引出至芯片表面的导电电极构成，焊垫或连接点制备在这些导电电极上。

在形成粘接层200之前，在第一载板100的第一表面101预先设置有半导体芯片300的粘贴位置102，在形成粘接层200之后，将半导体芯片300粘贴在第一载板100的预定位置102处。半导体芯片300上也设有对位标志，以在粘贴时与第一载板100上的粘贴位置102瞄准对位。每个半导体芯片300对应一个预定位置102。一次封装过程中，半导体芯片300可以是至少一个，即在第一载板100上同时贴装至少一个半导体芯片300，进行封装，并在完成封装后，再切割成至少一个封装体，一个封装体可以包括至少一个半导体芯片300，而至少一个半导体芯片300的位置可以根据实际产品的需要进行设置。

步骤S4，提供预先形成的布线基板400(wiring substrate)。

图6a为布线基板的截面图，图6b和图6c为布线基板的平面图。参照图6a、图6b和图6c，优选地，布线基板400的尺寸与形状和第一基板100相同，在封装过程中，布线基板400和半导体芯片300都要通过粘接层贴装到第一基板100的第一表面101，在布线基板400上设置至少一个开口401，在贴装时将半导体芯片300设置在该开口位置，如果还有其他部件也需要通过粘接层200贴装到第一载板100，则布线基板400也需要有容纳这些部件的开口402。本公开并不限制贴装顺序，可以先贴装半导体芯片300再贴装粘接层200，也可以反过来。

在实际的封装过程中，有可能第一载板100的面积比较大，而布线基板400的尺寸比较小，也可以使用两个或以上的布线基板400拼接在第一载板100上，拼接后的尺寸与第一载板100的表面积相同。每个布线基板400上设置至少一个开口401用于容纳半导体芯片300，也可设置其他开口402用于设置其他部件。

例如，当第一基板100的尺寸是900cm*900cm时，可以使用一块尺寸是900cm*900cm的布线基板，也可以使用九块尺寸是300cm*300cm的布线基板，也可以使用九块100cm*900cm的布线基板400，也可以使用一块100cm*900cm和四块200cm*900cm的布线基板400。

布线基板400的选用可根据实际需求进行确定，并不仅仅局限于本公开所列举的各种情况。但无论使用几块布线基板400，每块布线基板400上都具有至少一个开口401用于容纳半导体芯片300。图6b所示的布线基板400，其上开口401仅用于容纳半导体芯片300，图6c所示的布线基板400，其上开口401用于容纳半导体芯片300，开口402用于容纳其他部件。图6b和图6c仅是示例性的，开口401和402的数量和形状需根据电路的实际情况进行设置。

布线基板400可包括多个相同或不同的基板单元，每个基板单元对应至少一个半导体芯片300。

每个布线基板400包括至少一个路由层(routing layer)403和至少一个连接层(connection layer)404。

如图6a所示的示例中，布线基板400有上下两层路由层403，404，上下两层路由层403，404之间通过连接层405连接。较佳的，所述连接层405包括至少一焊柱或一填充了导电材料的过孔，所述焊柱或填充过孔的两端分别连接所述路由层403，404。开口401的位置用于设置半导体芯片300，开口402的位置用于设置其他部件。

布线基板400可以使用已有在售的产品，也可以定制化制作。路由层403，404上有布线图形(wiring pattern)，布线图形包括迹线(trace)和/或焊垫(pad)，如果是定制化布线基板，则根据半导体芯片300的布线要求在布线基板上预先设计布线图形，如果是购买在售产品，则布线基板上的布线图形被标准化设计，通常只能使用布线图形中的部分迹线和/或焊垫。

预先提供的布线基板中可包括再布线层中的至少部分布线，降低了布线的难度，增加了线路的稳定性，同时减小了布线层数，因而减小封装体积，提高了封装芯片的性能；进一步地，预先提供布线基板对布线基板可先行测试，能汰选具有缺陷的封装单元，予以标记，以筛选出不具有缺陷的封装单元，进而提高整体封装良率。

半导体芯片300的正面是由芯片内部电路引出至芯片表面的导电电极构成，焊垫和/或连接点制备在这些导电电极上。在对半导体芯片300的封装过程中，为了实现封装结构的预定功能，可选地，还需要对部分焊垫或连接点之间建立电连接。然后需要将至少一个焊垫和/或连接点引出到封装体外用于和其他电路元件进行连接。这个过程是半导体芯片的再布线过程。

现有技术的再布线是在半导体芯片的正面完成。本公开的再布线至少部分地在布线基板上实现。

步骤S5，将所述布线基板400设置到第一载板100上。

图7示出了所述布线基板400设置到第一载板100之后的截面图。在该步骤，通过在第一载板100和布线基板400上预先形成的对准标记(该标记在图中未示出)，将布线基板400对准到第一载板100上，通过粘接层200将布线基板400粘贴到第一载板100上。

由于在粘接层200上已经粘贴了半导体芯片300，所以继续粘贴布线基板400的时候，要保证布线基板400不接触到半导体芯片300，如图7所示，在布线基板400上预先已经形成开口401，该开口区域可以容纳半导体芯片300，每个半导体芯片300都与其对应的布线基板400的开口401对准。另外，也可以先贴装布线基板400，然后再贴装半导体芯片300。

为了更加方便地将布线基板400贴装到第一载板100上，可以提供一临时支撑板，在其表面形成一粘接层，将布线基板400通过粘贴的方式贴装到一个临时支撑板上，在安装过程中，将布线基板400的一面朝向第一载板100的上表面，由于临时支撑板的表面积与第一载板100的表面积相同，形状也相同，将二者对齐并接触，可将布线基板400贴装到粘接层200，随后将临时支撑板剥离，并去除布线基板400上的粘接层，即完成了布线基板400的贴装。

临时支撑板和临时粘接层可以与第一载板100和粘接层200的材料相同。另外，临时支撑板也可以是玻璃板，临时粘接层也可以是紫外线粘接层，当暴露在紫外光时便失去粘性，可使得临时支撑板剥离。

根据上面的描述，是将布线基板400首先贴装到临时支撑板，然后再转移到第一载板100。

另外，也可以使用真空工具将布线基板400吸附(hold)后安装到第一载板100并进行按压，以保证贴装完好。

步骤S6，在第一载板100上形成包封层500(Encapsulation layer)。

图8示出了在第一载板100上增加了包封层500之后的截面图。在形成包封层500时，包封材料填充了布线基板400上的开口，包封住至少一个半导体芯片300和布线基板400。从图8中看出，包封层500包封了至少一个半导体芯片300的背面、布线基板400的上表面以及布线基板400与半导体芯片300之间的空隙，其上表面是一平面。包封层500具有上表面501。

包封层500可采用层压(Lamination)环氧树脂膜或ABF(Ajinomoto buildupfilm)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。包封层500包括与第一载板相对的第一表面501(图10所示的上表面)，基本呈平板状，且与第一载板100的表面平行。

步骤S7，将包封层500的第一表面501打薄。

为了降低最后封装完成后的产品的厚度，需要将包封层500打薄，可以通过对第一表面501进行机械研磨或抛光来减薄，图9a是打薄包封层500的示意图，图9b是打薄包封层500之后的结构图。包封层500的厚度可减薄至布线基板400的上表面，从而暴露布线基板400的迹线和焊垫(thetraces and pads)。在该打薄步骤中尽可能不损坏布线基板，这就需要布线基板是由可研磨的材料形成，在布线基板的表面要暴露布线图形(wiringpattern)，尽管布线图形会被部分打薄，但是不影响其性能。根据图中示出的示例，布线基板400的上层路由层404有由迹线和焊垫形成的布线图形，打薄步骤不损坏该布线图形的性能。图中所述的布线基板有两层路由层，下层403和上层404。

步骤S8，将第一载板100从包封层500剥离。

图9c示出了从包封层500剥离第一载板100的示意图，剥离第一载板100后，露出半导体芯片300的正面301、包封层500的下表面502以及布线基板400的下表面。在该步骤，可直接机械地剥离第一第一载板100，但容易损坏包封层500，因此优选地，粘接层200是热分离材料，通过加 热的方式，使得粘接层200上的热分离材料在遇热后降低粘性，进而剥离第一载板100，不会损坏到包封层500。

步骤S9，形成再布线结构。

图11-16示出了在剥离第一载板100后形成再布线结构的示意图。

图10是根据本公开半导体芯片封装方法中形成再布线结构的流程图；如图10所示，步骤S9进一步包括：

步骤S901，形成第一绝缘层600。

参照图11，在剥离第一载板100后，在第一载板100所在的位置，也就是半导体芯片300的正面、布线基板100以及包封层500的下表面上形成第一绝缘层600。图11为形成第一绝缘层600后的截面图。该绝缘层600覆盖了半导体芯片300的正面、布线基板100以及包封层500的下表面。第一绝缘层600是通过涂覆糊状物(coating paste)，或者喷射液体(spraying(fluid))或者层压薄膜(lamination film)等方式形成，优选使用的材料可以是ABF(Ajinomoto Buildup Film)绝缘膜，聚酰亚胺(polyimide)或一氧化铅(PBO)。第一绝缘层600需要牢固地粘贴到整个表面，完全覆盖布线基板400的下表面、半导体芯片300的正面和包封层500的下表面，最好在设置了第一绝缘层600之后对其再进行固化处理(curingprocess)，例如可采用高温或紫外线固化。

形成绝缘层600，其作用是保护半导体芯片300的正面以及布线基板400的表面，也为后续的工艺提供平整的表面。

步骤S902，在第一绝缘层600上形成至少一个开口601。

如图12所示，在第一绝缘层600上设置至少一个开口601。开口601用于将半导体芯片300正面的焊垫绕线到布线基板400的路由层403，并方便实现焊垫之间的电路连接。因此，至少一个开口601的位置设置在与半导体芯片300正面的至少一个焊垫对应的位置，和/或设置在与路由层403的至少一个迹线(trace)和/或焊垫对应的位置。

通过开口601可将半导体芯片300正面的焊垫绕线到电路基板400的路由层403上的迹线和/或焊垫，通过路由层403上的布线图形(wiring pattern)就能够实现半导体芯片300的布线。

本公开对开口601的形状不做限定，可以是圆形、椭圆形或线型等。 可通过使用掩模光刻曝光(photolithography using mask exposureto pattern)的方式刻图第一绝缘层600同时形成至少一个开口601，在这种情况下第一绝缘层600的材料是光敏材料。还可通过激光直接成像，利用激光照射来刻图第一个绝缘层600，依次形成各开口601(一次形成一个开口，依次形成)，在这种情况下第一绝缘层600的材料是激光反应(laser-reactive)材料。

步骤S903，通过形成至少一个被填充过孔(filled vias)602和图形化线路(patterned traces)603完成布线。

为了实现通过布线基板400完成半导体芯片300的布线，则需要将半导体芯片300正面的焊垫绕线到布线基板400对应的迹线和/或焊垫上，也就是将第一绝缘层600上与半导体芯片300的焊垫对应的开口601电连接到与布线基板400的迹线和/或焊垫对应的开口601。

因此在步骤903，如图13所示，首先将导电材料(例如铜)填充到第一绝缘层600的开口601中，需要完全填充，从而形成被填充过孔602，例如可采用光刻和半加性电镀工艺(semi-additive electrolytic plating process)实现填充。这些被填充过孔602物理地电连接到半导体芯片300的焊垫以及布线基板400的迹线/焊垫。然后根据实际电路设计需要，将需要进行电连接的被填充过孔602在第一绝缘层600的表面通过导电材料形成电连接，从而在第一绝缘层600的表面形成图形化线路603。图13所示的图形化线路603的形式仅是示例性的，其具体形式需要根据所封装的半导体芯片要实现的具体功能进行其电路设计，而并不仅仅局限于图13所示的情况。

通过这种方式可以实现但不局限于例如以下几种情况：半导体芯片正面有需要相互电连接的第一和第二被填充过孔，路由层403对应位置设置有第三和第四被填充过孔，第三和第四被填充过孔通过路由层403上的迹线电连接，可通过在第一绝缘层表面利用图形化线路将第一被填充过孔电连接到第三被填充过孔，将第二被填充过孔电连接到第三被填充过孔，从而实现第一和第二被填充过孔之间的电连接，将现有技术中需要在半导体芯片正面完成的再布线转移到了布线基板上。

在本公开，半导体芯片300对应的被填充过孔可以全部电连接到布线 基板400对应的被填充过孔，也可以部分连接，当部分连接的时候，在半导体芯片300的正面也可以完成部分再布线。

可以对第一绝缘层600通过化学方法处理以进一步提高与图形化线路603的附着力，特别是与图形化线路603相接触那些暴露的表面要通过化学方法处理以进一步提高与图形化线路603的附着力。

步骤S904，在图形化线路603上形成焊垫或凸柱604以及第二绝缘层605。

根据步骤S904，当完成半导体芯片300的布线之后，需要将至少一个焊垫引出，以方便与其他电路元件进行连接。

如图14所示，在所述图形化线路603上通过光刻或电镀的方式形成至少一个焊垫或凸柱604，所述焊垫或凸柱604由导电材料(例如金属)制成，截面形状优选为圆形，也可以是其他形状，例如长方形或正方形等，形状和尺寸可以根据实际情况进行设置，本公开对此不作限制。所述焊垫或凸柱604与所述图形化线路603进行物理电连接。

在第一绝缘层600上形成第二绝缘层605，第二绝缘层605完全包封图形化线路603，且厚度能够包封焊垫或凸柱604的四周，焊垫或凸柱604的表面暴露，以方便与其他电路进行电连接。可通过涂覆糊状物(coating paste)，或者喷射液体(spraying(fluid))或者层压薄膜(lamination film)等方式形成第二绝缘层，且优选使用与第一绝缘层600相同的材料，例如ABF(Ajinomoto Buildup Film)绝缘膜，聚酰亚胺(polyimide)或一氧化铅(PBO)。

如果第二绝缘层605是最后一层，则可使用其他材料，例如焊接剂或环氧成型化合物(soldermask or epoxy molding compound)，最好进行固化处理，例如可采用高温或紫外线固化。

图15所示的示例形成了由第一绝缘层600、开口601、被填充的过孔602以及图形化轨迹603形成的第一再布线层。但本公开并不局限于此，根据实际布线需要，还可以设置第二再布线层、第三再布线层、……、第N再布线层，每个再布线层的设置都与第一再布线层相似，例如，形成第二再布线层包括：在第一绝缘层600上与形成第一绝缘层600相同的方式形成第二绝缘层，第二绝缘层包封住图形化线路603，在第二绝缘层上与 图形化线路603对应的位置形成至少一个第二开口，利用导电材料对第二开口进行填充形成第二被填充过孔，对所述第二被填充过孔进行电连接在第二绝缘层上形成第二图形化线路，在第二图形化线路上形成至少一个第二焊垫或凸柱，在第二绝缘层上形成第三绝缘层作为最外层绝缘层，第三绝缘层包封第二图形化线路和第二焊垫或凸柱的四周，暴露第二焊垫或凸柱的表面。

同样可以采用类似的方法形成第三再布线层、……、第N再布线层。

在形成要求数量的再布线层后，再形成最外层绝缘层，从而完成该封装结构。

步骤S10，将组装结构分割成至少一个封装单元。

先提供预成型的布线基板，再在芯片上进行再布线工艺，由于布线基板上包括了部分再布线层的布线图形，可有效减小芯片损坏的几率。

在该步骤，如图17所示，沿着分割线607，通过激光或者机械方式进行切割，将组装结构分割成至少一个封装单元，每个封装单元包括至少一个半导体芯片300。图18a和图18b示出了切割后的封装单元的截面图，其中18b的结构具有两层绝缘层。

图19示出了封装单元在使用时的示意图，在使用过程中通过焊料700将封装单元上导电焊垫或凸柱604焊接到基板或电路板上800上，然后与其他电路原件进行连接。

参照本公开附图描述的示例，布线基板400包括路由层403，404，路由层403，404之间通过连接层连接。路由层403，404上个别分布有由迹线和/焊垫形成的图形化线路。

图20和图21示出了适用于本公开的堆叠封装结构。如图20所示的封装结构单元10，当布线基板400的顶表面暴露时，可以将主动和/或被动元件405连接到布线基板400的路由层404上的图形化线路。如图21所示的封装结构单元10”，也可将第二封装单元附着到第一封装单元的布线基板400的路由层404上以实现封装单元的堆叠封装，可通过焊料406进行附着

根据本公开的另一方面，还提出了一种半导体芯片封装结构。

图18a示出了根据本公开一实施例的半导体芯片封装结构。参照图18a，该半导体芯片封装结构包括：半导体芯片300，其正面由芯片内部电路引出至芯片表面的导电电极构成，所述导电电极上制备有焊垫或连接点；布线基板400，其具有由至少一个迹线和/或焊垫构成的布线图形；包封层500，用于包封住所述半导体芯片300以及所述布线基板400。

在包封层500的下表面、布线基板400的下表面以及半导体芯片300的正面上形成有再布线结构。再布线结构用于对半导体芯片进行再布线，所述再布线结构的至少一部分分布在布线基板上。

如图18a所示的实施例中，再布线结构具有一个布线层，即第一布线层，所述第一布线层包括第一绝缘层600，在所述第一绝缘层600上设置有至少一个第一开口601，所述第一开口的位置与所述半导体芯片300正面的至少一个焊垫对应，并且与布线基板400的至少一个迹线和/或焊垫对应，所述至少一个第一开口中填充有导电材料而成为第一被填充的过孔602，在所述第一绝缘层上具有由导电材料形成的用于将两个或更多个第一被填充过孔进行电连接的第一图形化线路603。所述第一图形化线路603上包括至少一个导电凸柱。所述布线结构包括第二绝缘层605，所述第二绝缘层包封所述第一布线层以及导电凸柱，暴露所述导电凸柱的表面。在该实施例中，第二绝缘层是最外层。

本公开的布线层并不局限于一层，在所述第一布线层上可依次形成第N布线层，N大于等于2，第N布线层包括第N绝缘层、第N开口、第N被填充过孔、第N图形化线路，当第N布线层是最后布线层时，第N图形化线路上包括至少一个导电凸柱，所述布线结构还包括第N+1绝缘层，所述第N+1绝缘层包封所述第N布线层以及导电凸柱，暴露所述导电凸柱的表面。第N布线层的形成方式与第一布线层相似。

图16示出了N是2的情况，有两层布线层，第三绝缘层606是最外层绝缘层。

所述布线基板400包括至少一个路由层403，所述至少一个路由层上包括至少一个迹线和/或焊垫构成的布线图形。在另外的实施例中，如所述布线基板400包括两层或以上的路由层403，404，所述布线基板更包括至少一个连接层405，所述两层或以上的路由层403，404之间通过所述至少 一个连接层相互连接。较佳的，所述连接层包括至少一焊柱或一填充了导电材料的过孔，所述焊柱或填充过孔的两端分别连接所述布线基板里不同的路由层。

根据本发明的再一方面，还提出了一种堆叠式芯片封装结构，包括：第一芯片封装结构；至少一个第二芯片封装结构，所述第二芯片封装结构包括封装好的芯片以及用于引出所述芯片正面的焊垫的再布线结构；其中，至少一个所述第二芯片封装结构的再布线结构与至少一个所述第一芯片封装结构的布线基板的连接层电连接。所述第二芯片封装结构的再布线结构包括再布线层和导电凸柱，所述导电凸柱用于将再布线层从芯片封装结构中引出，所述导电凸柱与所述第一芯片封装结构的布线基板的连接层上的焊垫或连接点电连接。所述第一芯片封装结构和所述第二封装结构可利用上面描述的方法制备。

本公开的该半导体封装结构可通过上述描述的半导体封装方法制备得到，在此不再赘述具体行程过程。但本公开并不局限于此，通过不同于本公开的方法制备得到的于本公开的结构相同的半导体封装结构均属于本公开的保护范围。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (24)

1.一种半导体芯片封装结构，其包括：

半导体芯片；

布线基板，其具有由至少一个迹线和/或焊垫构成的布线图形；

再布线结构，用于引出所述半导体芯片正面的焊垫，所述再布线结构的至少一部分分布在所述布线基板上；

包封结构，用于包封所述半导体芯片、布线基板和再布线结构。

2.根据权利要求1所述的半导体芯片封装结构，其特征在于，所述布线基板包括至少一层路由层，每层路由层上具有由至少一个迹线和/或焊垫构成的布线图形。

3.根据权利要求3所述的半导体芯片封装结构，其特征在于，不同的路由层之间通过由导电材料形成的连接层连接。

4.根据权利要求4所述的半导体芯片封装结构，其特征在于，所述连接层包括至少一个焊柱，所述焊柱对应其连接的两层路由层上的迹线和/或焊垫的位置。

5.根据权利要求1-4任一项所述的半导体芯片封装结构，其特征在于：所述布线基板包括至少一个开口，所述开口用于容纳所述半导体芯片。

6.根据权利要求1-5任一项所述的半导体芯片封装结构，其特征在于，所述再布线结构包括至少一个布线层。

7.根据权利要求6所述的半导体芯片封装结构，其特征在于，所述布线层形成在所述半导体芯片的正面以及布线基板的一路由层的表面。

8.根据权利要求7所述的半导体芯片封装结构，其特征在于，第一布线层包括形成在所述布线基板的下表面和所述半导体芯片正面的第一绝缘层，在所述第一绝缘层上设置有至少一个第一开口，所述第一开口的位置与所述半导体芯片正面的至少一个焊垫对应，并且与所述一路由层的至少一个迹线和/或焊垫对应，所述至少一个第一开口中填充有导电材料而形成为第一被填充的过孔，在所述第一绝缘层上形成有由导电材料形成的用于将两个或更多个第一被填充过孔进行电连接的第一图形化线路。

9.根据权利要求8所述的半导体芯片封装结构，其特征在于，第N布线层包括第N绝缘层，至少一个第N开口、至少一个第N被填充过孔、第N图形化线路，所述至少一个第N开口的位置对应第N-1图形化线路，N大于等于2。

10.根据权利要求8或9所述的半导体芯片封装结构，其特征在于，在最后一层布线层的图形化轨迹上包括至少一个导电凸柱，所述包封结构包括最外绝缘层，用于包封所述最后一层布线层以及所述导电凸柱，暴露所述导电凸柱的表面。

11.根据权利要求1-10任一项所述的半导体芯片封装结构，其特征在于：所述包封结构还包括包封层，用于包封所述半导体芯片的背面和/或布线基板的上表面，布线基板的上表面是一路由层的上表面。

12.根据权利要求11所述的半导体芯片封装结构，其特征在于：所述一路由层的布线图形暴露在所述包封层外面。

13.一种半导体芯片封装方法，该方法包括步骤：

在布线基板上完成对半导体芯片的至少部分再布线，所述布线基板具有由至少一个迹线和/或焊垫构成的布线图形；

封装所述布线基板和所述半导体芯片。

14.根据权利要求1所述的半导体芯片封装方法，其特征在于，所述布线基板包括至少一层路由层，每层路由层上具有由至少一个迹线和/或焊垫构成的布线图形。

15.根据权利要求14所述的半导体芯片封装方法，其特征在于，不同的路由层之间通过由导电材料形成的连接层连接。

16.根据权利要求15所述的半导体芯片封装方法，其特征在于，所述连接层包括至少一个焊柱，所述焊柱对应其连接的两层路由层上的迹线和/或焊垫的位置。

17.根据权利要求1-4任一项所述的半导体芯片封装方法，其特征在于：在所述布线基板上形成至少一个开口，所述开口用于容纳所述半导体芯片。

18.根据权利要求13-17任一项所述的半导体芯片封装方法，其特征在于，所述再布线结构包括至少一个布线层。

19.根据权利要求13-18任一项所述的半导体芯片封装方法，其特征在于，该方法在形成所述再布线结构之前还包括步骤：提供第一载板；在所述第一载板上的预定位置贴装至少一个半导体芯片以及所述布线基板；提供包封层包封所述至少一个半导体芯片及所述布线基板；剥离所述第一载板。

20.根据权利要求13-19所述的半导体芯片封装方法，其特征在于，所述布线基板包括至少一个布线基板单元，每个布线基板单元与至少一个半导体芯片对应。

21.根据权利要求20所述的半导体芯片封装方法，其特征在于，该方法进一步包括步骤：切割所述半导体芯片封装结构，形成多个封装单元，每个封装单元包括至少一个布线基板单元。

22.根据权利要求21所述的半导体芯片封装方法，其特征在于：该方法进一步包括：打薄所述包封层，暴露所述布线基板的上表面。

23.一种堆叠式芯片封装结构，包括：

至少一个如权利要求1-12任一项所述的第一芯片封装结构；

至少一个第二芯片封装结构，所述第二芯片封装结构包括封装好的芯片以及用于引出所述芯片正面的焊垫的再布线结构；其中，

至少一个所述第二芯片封装结构的再布线结构与至少一个所述第一芯片封装结构的布线基板的路由层电连接。

24.如权利要求23所述的芯片封装结构，其中，所述第二芯片封装结构为如权利要求1-12任一项所述的芯片封装结构。